JPS5990924A - 液相エピタキシヤル成長装置 - Google Patents
液相エピタキシヤル成長装置Info
- Publication number
- JPS5990924A JPS5990924A JP57202636A JP20263682A JPS5990924A JP S5990924 A JPS5990924 A JP S5990924A JP 57202636 A JP57202636 A JP 57202636A JP 20263682 A JP20263682 A JP 20263682A JP S5990924 A JPS5990924 A JP S5990924A
- Authority
- JP
- Japan
- Prior art keywords
- melt
- recess
- slid
- semiconductor substrate
- epitaxial growth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/26—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using liquid deposition
- H10P14/263—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using liquid deposition using melted materials
Landscapes
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は安定に多層の成長層を得る事の出来る液相工じ
タ士シャル成長装置に関する。
タ士シャル成長装置に関する。
従来複数回の工じり士シャル成長を連続して行ない多層
の成長層を得るには、第1図に示すように半導体基板(
119)を収納する四部(1o9)を有した基台(10
8)上に、摺動自在に複数の融液(112)(112)
(112)を入れる通孔(102)(102)(102
)を有した融液溜(101)を載置した装置を用いてい
た。ところがこの方法では融液(112)(112)(
112)の−ト部でエヒタ士シャルするために不純物M
四組成りがIJらつく事が多く、このため1度つくった
融液でのジ数層の成長が困難である。また凹部(109
)が融液側即ち上向きに設けであるので、成長終了後半
導体基板(119)と融液残液との切れが悪く成長面が
荒れやすい。
の成長層を得るには、第1図に示すように半導体基板(
119)を収納する四部(1o9)を有した基台(10
8)上に、摺動自在に複数の融液(112)(112)
(112)を入れる通孔(102)(102)(102
)を有した融液溜(101)を載置した装置を用いてい
た。ところがこの方法では融液(112)(112)(
112)の−ト部でエヒタ士シャルするために不純物M
四組成りがIJらつく事が多く、このため1度つくった
融液でのジ数層の成長が困難である。また凹部(109
)が融液側即ち上向きに設けであるので、成長終了後半
導体基板(119)と融液残液との切れが悪く成長面が
荒れやすい。
本発明は上述の点を考慮してなされたもので、以下本発
明を実施例に基づいて詳細に説明する。
明を実施例に基づいて詳細に説明する。
第2図は不発明の実施例の液相エピタ士シャル装置の構
成部品斜視図で、第6図はそれをセットした状態の斜視
図である。但しいずれも蓋体を省略しである。図におい
て(1)は、tタリされた複数の融液# 12+ +2
1 +21と、その融液溜(21121+21に逓通し
上面が開口した浅い液室T31 (31(31とを有し
た断面り字状の液箱で、融液溜+21121 +2)と
液室(3+ 13)(3)の隔壁(5)にはおのおの連
通孔141141 +41が設けである。(61は融液
溜+21121 +21と液室(31131131との
連通状態を制御するしきり仮−〇、連通穴(41+41
141仁対応可能な位島”に制御孔(7)が設り°てあ
り、隔壁(5)に沿って摺動自在に取り付けられる。(
8)は底面(81に半導体基板(ウエハ)を収納できる
凹部(9)を自し、液室f31 +31 fi+の開口
した上面に、摺動用能に配置されたスライド板である。
成部品斜視図で、第6図はそれをセットした状態の斜視
図である。但しいずれも蓋体を省略しである。図におい
て(1)は、tタリされた複数の融液# 12+ +2
1 +21と、その融液溜(21121+21に逓通し
上面が開口した浅い液室T31 (31(31とを有し
た断面り字状の液箱で、融液溜+21121 +2)と
液室(3+ 13)(3)の隔壁(5)にはおのおの連
通孔141141 +41が設けである。(61は融液
溜+21121 +21と液室(31131131との
連通状態を制御するしきり仮−〇、連通穴(41+41
141仁対応可能な位島”に制御孔(7)が設り°てあ
り、隔壁(5)に沿って摺動自在に取り付けられる。(
8)は底面(81に半導体基板(ウエハ)を収納できる
凹部(9)を自し、液室f31 +31 fi+の開口
した上面に、摺動用能に配置されたスライド板である。
上述の4#1造の液相エヒタ+シrル装置を用いたエヒ
タ士シセルカ法について第4図を用いて説明する。同図
においてUα[11は蓋体である。まず第4図(a)に
示すように融液溜T2++21+21に所定の不純物濃
度の融液(121(121(121を入れ、また四部(
9)に半導体基板u9を貼着し炉の中で所定の温度まで
昇温し、しばらく保持する。この時制御孔(7)はいず
れの連通孔+41141141とも一致せず、また凹部
(9)は(第1のン液室(3)の貞−ヒに位置させてお
く。次にしさり板(6)を摺動させて、制御孔(7)と
(第1のン液室(3)の連通孔(4)を一致させると、
(第1の)融液(ツか(第1の)液室(3)に流入する
。(同図(FJI参照)この時液室の容積と比べLi!
If液01の層は充分多い上に、従来と異なり融液が動
くので、融液(12+の組成は、融液内で偏よる弔なく
液室(3)に流れ込与、半導体基板(1!Iの表面に接
触する。そして再びしきり板(6)を摺動させたのち、
温度を所定の割合で降下させて(第1の)工じタ士シP
ル成長をさせる。その成長終了後にスライド板(8)¥
摺動させて、第4図(c)に示すように凹部(9)が次
の(第2の)液室(3)に位置するようにする。この時
半導体基板四のエビタ士シセル成長面は下を向いている
ので融液の切れはよい。
タ士シセルカ法について第4図を用いて説明する。同図
においてUα[11は蓋体である。まず第4図(a)に
示すように融液溜T2++21+21に所定の不純物濃
度の融液(121(121(121を入れ、また四部(
9)に半導体基板u9を貼着し炉の中で所定の温度まで
昇温し、しばらく保持する。この時制御孔(7)はいず
れの連通孔+41141141とも一致せず、また凹部
(9)は(第1のン液室(3)の貞−ヒに位置させてお
く。次にしさり板(6)を摺動させて、制御孔(7)と
(第1のン液室(3)の連通孔(4)を一致させると、
(第1の)融液(ツか(第1の)液室(3)に流入する
。(同図(FJI参照)この時液室の容積と比べLi!
If液01の層は充分多い上に、従来と異なり融液が動
くので、融液(12+の組成は、融液内で偏よる弔なく
液室(3)に流れ込与、半導体基板(1!Iの表面に接
触する。そして再びしきり板(6)を摺動させたのち、
温度を所定の割合で降下させて(第1の)工じタ士シP
ル成長をさせる。その成長終了後にスライド板(8)¥
摺動させて、第4図(c)に示すように凹部(9)が次
の(第2の)液室(3)に位置するようにする。この時
半導体基板四のエビタ士シセル成長面は下を向いている
ので融液の切れはよい。
このようにして液室f31 F3)(31の数だけエヒ
タ士シセル成長をくり返し、それが終了したら工rり士
シPル成長工程が全て終了した事になるが、この間半導
体基板u1が外気に触れる事はない。このようにして工
程がおわると、帰休f101(IQIをしたまま液相(
1)を90度回転させ、融液溜f21 [21+21を
下に液室(31F31 +31 Y上にする。その後し
きり板(6)を成長時と逆方向に摺動させると、液室(
31+31 F31の中の融液は順次融液溜f21 (
21F21に戻る。その後液相(1)をもとの姿勢にも
どし、蓋体α01(1Gをはずして融液中の揮発成分の
補充を行ない、半導体基板をとりかえるとそのまま次の
工じタ十シセル成長が行なえる。
タ士シセル成長をくり返し、それが終了したら工rり士
シPル成長工程が全て終了した事になるが、この間半導
体基板u1が外気に触れる事はない。このようにして工
程がおわると、帰休f101(IQIをしたまま液相(
1)を90度回転させ、融液溜f21 [21+21を
下に液室(31F31 +31 Y上にする。その後し
きり板(6)を成長時と逆方向に摺動させると、液室(
31+31 F31の中の融液は順次融液溜f21 (
21F21に戻る。その後液相(1)をもとの姿勢にも
どし、蓋体α01(1Gをはずして融液中の揮発成分の
補充を行ない、半導体基板をとりかえるとそのまま次の
工じタ十シセル成長が行なえる。
以上の如く本発明は、整列された複数の融液溜と、その
融液溜に連通した浅い液室と、底面に半導体基板を収納
できる凹部を有し摺動可能に液室の上に配置されたスラ
イド板と、融液溜と液室との連通状態な制商1するしき
り板とを具備した液相工じタ士シセル成長装置である〃
為ら、安定に多層の成長層を得る串ができる。
融液溜に連通した浅い液室と、底面に半導体基板を収納
できる凹部を有し摺動可能に液室の上に配置されたスラ
イド板と、融液溜と液室との連通状態な制商1するしき
り板とを具備した液相工じタ士シセル成長装置である〃
為ら、安定に多層の成長層を得る串ができる。
第1図は従来のエヒタ士シャル装置の断面図、第2図は
本発明の実施例の液相工じり十シセル装置の構成部品斜
視図で、第6図はそれをセットした状態の斜視図で、第
4図(a)(b)(0)は本発明実施例の液相エピタ士
シャル装置を用いたエピタ+シセル工程を説明する断面
図である。 (υ・・・液相、(2バ21 +21・・・融液溜、(
31+31 (31・・・液室、(4)(41+41・
・・連通孔、(5;・・・隔壁、(6)川しきり板、(
7)・・・制御孔、(8)・・・スライド板、歯・・・
(スライド板のン底面、(9) ・t!!1部、(II
(II・蓋体、ttatt′3tt21・m液、Q!
1−・・半導体基板、。
本発明の実施例の液相工じり十シセル装置の構成部品斜
視図で、第6図はそれをセットした状態の斜視図で、第
4図(a)(b)(0)は本発明実施例の液相エピタ士
シャル装置を用いたエピタ+シセル工程を説明する断面
図である。 (υ・・・液相、(2バ21 +21・・・融液溜、(
31+31 (31・・・液室、(4)(41+41・
・・連通孔、(5;・・・隔壁、(6)川しきり板、(
7)・・・制御孔、(8)・・・スライド板、歯・・・
(スライド板のン底面、(9) ・t!!1部、(II
(II・蓋体、ttatt′3tt21・m液、Q!
1−・・半導体基板、。
Claims (1)
- txt 整列された複数の融液溜と、その融液溜に連
通した浅い液室と、底面に半導体基板を収納できる凹部
を有し摺動i”l能に液室の上に配置されたスライド板
と、融液溜と液室との連通状態を制御するしきり板とを
具備した事を特徴とする液相工じタ士シトル成長装置、
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202636A JPS5990924A (ja) | 1982-11-17 | 1982-11-17 | 液相エピタキシヤル成長装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202636A JPS5990924A (ja) | 1982-11-17 | 1982-11-17 | 液相エピタキシヤル成長装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990924A true JPS5990924A (ja) | 1984-05-25 |
Family
ID=16460615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202636A Pending JPS5990924A (ja) | 1982-11-17 | 1982-11-17 | 液相エピタキシヤル成長装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990924A (ja) |
-
1982
- 1982-11-17 JP JP57202636A patent/JPS5990924A/ja active Pending
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