JPS599113B2 - 誤り許容バブルメモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ワードまたはバイトベースのバブルメモリ装
置に関する。

ここにおいて、バイトは８ビットを意味する。ワードは
、任意の数のビットにすることができる。特に、本発明
は、プログラマブルリーオンリメモリ（ＰＲＯＭ）と、
付加バブルメモリチツプとを結合した論理装置によつて
、バブルメモリ装置の出力が正しいワードまたはバイト
を提供するような誤り許容機能（ＦａｕｌｔｔＯｌｅｒ
ａｎｃｅｃａｐａｂｉｌｉｔｙ）を有し、欠陥のある個
々のバブルメモリチツプを使用することのできる装置に
関する。従来のバブルメモリチツプの製造工程において
は、幾つかのチツプに欠陥のある場合がある。

通常の製造管理においては、１００（ｆ）完全な素子を
製造することと、製造工程後の試験で、欠陥はあるが使
用できる素子を見つけることの間には１つの妥協がある
。従来の種々の設計においては、幾つかの欠陥はあるが
、特定のバブルメモリ装置に使用できるチツプを有する
ようにバブルメモリチツプを設計することによつて使用
できるチツプの歩留りを高めている。外部論理やメモリ
を使用したり、標準のチツプデザインに種々の変更をし
たり、または両方のやり方を組み合わせたりした多くの
誤り許容技術もある。本発明は、バブルメモリチツプの
試験工程によつて、各チツプの欠陥のある主要なループ
アドレス位置のマツプまたはリストを作成し、２つ以上
のチツプが、同じ主要なループアドレス位置に欠陥ビツ
トを有していないように、バイトまたはワードのメモリ
を構成するチツプを選択するようにチツプを分類する事
ができる装置を包含している。

本発明においては、各バブルメモリチツプは、公称のメ
モリサイズを維持するに必要な主要ループビツト位置の
数を有していることのみが必要である。米国特許第３９
０９８１０号は、バブルメモリシステムの各チツプに余
分なマイナーループを設け、使用可能なマイナーループ
のために無視されるべきマイナーループを識別するのに
、論理素子とともに外部メモリソースを使用しているも
のである。

従つて、この特許で示されるシステムの誤り許容機能は
、余分な数のマイナーループを有しているバブルメモリ
チツプを有することを必要とする外部論理素子に基づい
ている。誤り許容機能の他の例としては、米国特許第３
７９２４５０号は、欠陥テーブルのために使用される付
加マイナーループを有するメジヤーループーマイナール
ープメモリシステムを使用し、欠陥のあるマイナールー
プ位置を識別している。

このシステムは、マイナーループの欠陥テーブルを独立
に読み出すのに、チツプ上に余分な接続や、読み出しゲ
ートを必要としているという点について個々のバブルメ
モリチツプを複雑にしている。従つて、誤りループの表
示と欠陥のある実際のループの表示との間に正しい対応
が維持されて、識別されるように、冗長ループとメモリ
の残りとの間に適当な同期が維持されることを保証する
ために個々のバブルメモリチツプの設計および構成にお
いて更に注意が必要である。本発明は、米国特許第３９
０９８１０号に示すような誤り許容システムよりも多く
の利点を有している。

すなわち、バブルメモリ装置は、欠陥のあるバイト位置
についての情報のみを有するようなフラグチツプとして
機能することを必要としていない。本発明は、データの
蓄積のためにのみバブルメモリチツプを使用している。
本発明の欠陥マツプメモリ素子、すなわちいわゆる欠陥
表は、ＰＲＯＭメモリに設けられている。同様にして、
本発明は、バブルメモリが直列に読み出されている場合
にビツト位置をスキツプさせた時、バブルメモリからの
データの通常の流れにおける中断を補償するためにデー
タをコンパクトにしたり、またはデータをバツフアする
装置を必要とするようなバブルメモリ装置に余分なまた
は冗長なマイナーループを有するような装置に対しても
利点を有しているのである。本発明は、各々が欠陥ビツ
ト位置を有していて、並列にワードまたはバイトを読み
出したり、または書き込むように構成された複数個のバ
ブルメモリチツプを使用している。

主要なバブルメモリチツプ装置における欠陥ビツトを補
正する修正ビツトを有した別のバブルメモリチツプが設
けられている。２つ以上のバブルメモリ素子の同じアド
レス位置に欠陥のあるビツトが発生しないとし、同じバ
イトまたはワードのアドレスに欠陥のある〈ツト位置が
発生しないようにチツプをあらかじめ選択している。

主要なバブルメモリチツプの１つに欠陥のあるビツトを
有する各アドレスに対して、修正ビツトバブルメモリチ
ツプから修正ビツトが与えられて、誤りのビツトを置き
換えるようにアドレス装置内にプログラマブルリードオ
ンリメモリ（ＰＲＯＭ）が設けられている。従つて、８
ビツトワード構成に対しては、１群の９個のバブルメモ
リチツプが設けられている。ＰＲＯＭは、４ビツトの出
力を有している。ＰＲＯＭ出力のうちの３ビツトは、欠
陥位置のある８個のバブルメモリチツプの１つを選択す
るように使用され、第４番目のＰＲＯＭビツトは、修正
されたビツトチツプからのデータを出力ワードの選択さ
れたビツトに転送するために使用されている。この第４
番目のビツトは、バブルメモリチツプが特定のメモリ位
置に欠陥ビツトを持つていないような場合を考慮しその
場合、転送は行われない。この装置はデータがメモリに
書き込まれる場合にも同じ様に動作する。

欠陥ビツト位置を有しているバブルメモリチツプの１つ
のその特定のアドレスがアクセスされると、誤り位置を
有した通常のチツプのかわりに、修正ビツトバブルメモ
リチツプにそのビツトが書き込まれる。第１図には、本
発明の１実施例１０が示されている。

複数個のバブルメモリチツプ１２，１４，１６，１８，
２０，２２，２４および２６は、バイトおよびワードを
構成するメモリーの個々のビツト出力を提供している。
１例として第１図は、８ビツトシステムを示している。

ここにおいて、８個のバブルメモリチツプと、チツプ１
２ないし２６のビツトのかわりにメモリシステムから読
み出されたリメモリシステム−読み込む修正ビツトを有
している第９番目の付加バブルメモリチツプ２８とが設
けられている。これらの８個のバブルメモリチツプのい
づれかが欠陥ビツトを有しているかもしれない。バブル
メモリチツプ１２ないし２６の各々の出力は、出力レジ
スタのビツト位置に接続されている。ビツト位置３０，
３２，３４，３６，３８，４０，４２および４４は、そ
れぞれバブルメモリチツプ１２ないし２６に関連して設
けられている。修正ビツトを有するバブルメモリチツプ
２８は、修正ビツトライン４６に接続されている。修正
ビツトライン４６は、複数個のＡＮＤゲート４８，５０
，５２，５４，５６，５８，６０および６２の各々に入
力を供給している。ＡＮＤゲート４８ないし６２の各々
は、それぞれビツト３０ないし４４の１つに接続された
データ出力を有している。さらに、出力レジスタ−の他
のパスとして誤りがない場合のバブルメモリチツプ１２
ないし２６からの正常なパスであるＡＮＤゲート８０，
８１，８２，８３，８４，８５，８６および８７からの
パスがある。本発明により構成される装置は、アドレス
レジスタ７０から入力アドレスを受けている。

このアドレスレジスタ７０は、バブルメモリチツプ１２
ないし２８の各々に接続されているアドレスバス７２上
にアドレスを供給している。また、このアドレスバス７
２は、プログラマブルリードオンリメモリ（ＰＲＯＭ）
７４に入力を供給している。本発明の１例として、ＰＲ
ＯＭ７４は４ビツトの出力を有し、２５６のアドレス範
囲を有している。ＰＲＯＭ７４の出力の１つはデコーダ
７８に接続されたエネーブルデコード線７６と呼ばれる
線上に供給されている。このエネーブルデコード線７６
は、入カビツト０−２を８個の出力線の１つのみにエネ
ーブル信号としてデコ一けるデコーダ７８を使用可能化
している。そして、残りの７本のデコード出力線は使用
禁止化状態にある。従つて、ＡＮＤゲート４８ないし６
２のこの特定の使用可能化されたＡＮＤゲートは、出力
レジスタの適当なビツトに修正ビツトを供給する。使用
禁止の７つのビツトは、インバータ９０，９１，９２，
９３，９４，９５，９６および９７によつてデコーダ７
８からの信号を反転された論理反転信号によつてＡＮＤ
ゲート８０ないし８７のそれぞれのゲートを使用可能状
態にする。エネーブルデコード線７６が使用禁止化され
ると、全てのデコード線は使用禁止状態となり、その結
果、全てのＡＮＤゲート８０ないし８７は使用可能化さ
れて、バブルメモリチツプ１２ないし２６からのデータ
を出力レジスタビツト３０ないし４４に送る。

第２図には、第１図の本発明の実施例による動作および
ＰＲＯＭの必要な内容の１例が、修正処理を説明するた
めに示されている。

悪いマイナーループに対応するビツトは、図に示す四角
い記号で囲まれており、この図の記号Ｘは、デコーダへ
のＰＲＯＭ出力に関係なく結果が変化しないことを示す
「トントケア（ＤＯｎ′Ｔｃａｒｅ）」の論理状態を示
すものである。第２図において説明のために、悪いバブ
ルメモリチツプのメジヤーループアドレスを、１，２，
２５２、および２５４とする。

第１図に示すＰＲＯＭ７４のビツト３は、これらのアド
レスに対してのみ２進の１を有し、その他のアドレスに
対してはゼロとする。誤りビツトは、（右から左へ）３
，５，５，７である。これは第１図に示すレジスタ位置
３６，４０，４０および４４に対応している。ＰＲＯＭ
７４の最初の３ビツト、すなわちビツト０−２は、それ
ぞれのメジヤーループアドレス位置におけるこれらの誤
リビツト位置を有している。誤リビツトがないメジヤー
ループアドレスにおけるデータバイトには修正が必要な
いので、多くの「トントケア」ビツトが修正ビツト用バ
ブルチツプ２８にある。メジヤーループアトルス１にお
けるビツト３は、第２図において２進の１を示しており
、従つてその修正ビツトは２進の１である。

アドレス２のビツト５は２進のゼロを示していて、これ
は修正ビツトチツプ２８からの修正ビツトを修正して２
進の１に訂正される。アドレス２５２のビツト５は、２
進の１であつて、これはチツプ２８からの修正ビツトを
使用して２進のＯに訂正される。アドレス２５４のビツ
ト７は２進のＯを示していて、これは２進のＯに修正さ
れる。修正ビツトは、特定のバブルメモリチツプ１２な
いし２６からの誤りビツトと同じであつたりまたは同じ
でなかつたりする。修正システムの目的は、誤りビツト
の真実性を信用せず、訂正ビツトが正しいとすることで
ある。このメモリ装置に書き込むには、第１図に示した
動作のシ一・ケンスを単に逆にすることである。

同じＰＲＯＭメモリ７４を使用して、通常のバブルルー
プチツプのかわりに、またはそれに加えて、どちらのビ
ツトを修正ビツトチツプ２８に書き込むかを指定するこ
とである。本発明は、余分なマイナーループをバブルメ
モリチツプに必要とすることなく、従来使用されている
ような冗長を設けるという利点を有している。通常のメ
モリサイズに加えて余分なマイナーループを必要とする
場合には、ワードまたはバイト構成のメモリの出力を同
期するために比較的複雑な方法やハードウエアを必要と
し、さらに適切なデータの流れを確保するために、デ・
一タ・デスキユイング（Ｄｅｓｋｅｗｉｎｇ）またはバ
ツフアリング技術を必要とする。本発明は自動的にビツ
トの同期が行なわれていて、修正ビ゛ント用バブルメモ
リチツプ２８の動作を行うのに、比較的少いハードウエ
アが必要となつているだけである。

【図面の簡単な説明】 第１図は、本発明の１実施例を示すプロツク図、第２図
は、第１図に示す本発明の実施例の動作を示す論理チヤ
ート図である。 １２〜２６・・・・・・バブルメモリチツプ、２８・・
・・・・訂正ビツト用バブルメモリチツプ、４８〜６２
，８０〜８７・・・・・・・ＡＮＤゲート、７０・・・
・・・アドレスレジスタ、７４・・・・・・ＰＲＯＭメ
モリ、７８・・・・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １ ワード構成の誤り許容型バブルメモリ装置であつて
   、（ａ）上記メモリ装置の入出力ワード長に等しい数の
   複数個のバブルメモリチップと、（ｂ）訂正ビット用バ
   ブルメモリチップと、（ｃ）アドレス入力に応答し、上
   記複数個のバブルメモリチップの欠陥ビット位置を同定
   するメモリ手段と、（ｄ）上記のメモリ手段および上記
   メモリ装置にアドレスを供給する手段と、（ｅ）読み出
   しおよび書き込み動作において、上記メモリ手段からの
   欠陥ビット位置を同定する出力信号に応じて、上記複数
   個のバブルメモリチップのいずれか１つのチップのビッ
   トを上記訂正ビット用バブルメモリチップの訂正ビット
   で置き換える置換手段であつて、読み出し書き込み動作
   において上記メモリ手段の出力信号に応じて上記訂正ビ
   ット用バブルメモリチップを上記メモリ装置の適当な入
   出力に接続する論理ゲート手段を含み、この論理ゲート
   手段は上記訂正ビット用バルブメモリチップからの共通
   データのビット入力と上記メモリ手段の出力信号に基づ
   く個有信号とを入力し、エネーブル信号に応じて上記共
   通データのビット入力をゲートするアンドゲートと、訂
   正ビット用バブルメモリチップからのビットをゲートす
   る時にエネーブル信号の反転信号に応じて複数個のバブ
   ルメモリチップの１つからの出力を使用禁止にするため
   のアンドゲートとを含む置換手段と、を含むバブルメモ
   リ装置。 ２ 特許請求の範囲第１項記載の誤り許容型バブルメモ
   リ装置であつて、上記置換手段はさらに上記メモリ手段
   からのアドレス出力に接続され、複数のバブルメモリチ
   ップの欠陥位置を有する特定の１つを同定する出力信号
   を上記論理ゲート手段に供給するデコーダを含むバブル
   メモリ装置。 ３ 特許請求の範囲第２項記載の誤り許容型バブルメモ
   リ装置であつて、上記個有信号、上記エネーブル信号お
   よび上記反転信号は上記デコーダから供給されるバブル
   メモリ装置。 ４ 特許請求の範囲第２項記載の誤り許容型バブルメモ
   リ装置であつて、上記論理ゲート手段はさらに、上記訂
   正ビットがゲートされない時、上記デコーダを使用禁止
   にする手段を有しているバブルメモリ装置。