JPH0410033A - 冗長レジスタを有するマイクロプロセッサ - Google Patents
冗長レジスタを有するマイクロプロセッサInfo
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- JPH0410033A JPH0410033A JP2110038A JP11003890A JPH0410033A JP H0410033 A JPH0410033 A JP H0410033A JP 2110038 A JP2110038 A JP 2110038A JP 11003890 A JP11003890 A JP 11003890A JP H0410033 A JPH0410033 A JP H0410033A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
従来のレジスタセルとして、例えば、カーム・ミード、
リン・コンウェイ著：イントロダクションツーブイエル
エスアイ システムズ、第１６３頁（Ｃａｒｖｅｒ Ｍ
ｅａｄ ａｎｄ Ｌｙｎｎ Ｃｏｎｔｚａｙ ： Ｉ
ｎｔｒｏｄｕｃｔｉ。 ｎ ｔｏ Ｖ Ｌ Ｓ Ｉ Ｓｙｓｔｅｍｓ、ｐｐ、１
６３）に、２ボートレジスタのセルが示されている。イ
ンバータを用いて表わすと、第２図のように表される。 以下タイプｌレジスタセルと呼ぶことにする。タイプｌ
レジスタセルではインバータ１．２およびトランジスタ
３が閉路を形成し、データの保持をおこなう。 φ２は２相のノンオーバラップクロックφ□、φ２の片
方である。信号ＬｄＡ、ＬｄＢ、ＲｄＡ、ＲｄＢはクロ
ックφ□の期間にオンとなる信号である。 バスＢＡから、レジスタのデータを入力する場合、Ｌｄ
Ａ信号がハイレベルとなり、トランジスタ４がオン、ト
ランジスタ３がオフとなり、ＢＡのデータが、インバー
タ１．２へ伝えられる。 バスＢＢからレジスタへデータを入力する場合、ＬｄＢ
信号がハイレベル、トランジスタ５がオン、トランジス
タ３がオフとなり、ＢＢの値がインバータｌ、２へ伝え
られる。ＬｄＡ信号とＬｄＢ信号を、同時にハイレベル
にすることは禁止される。 レジスタの値をＢＡに出力するためには、ＲｄＡ信号を
ハイレベル、トランジスタ６をオンとすればよい。レジ
スタの値をＢＢに出力するためには、ＲｄＢ信号をハイ
レベル、トランジスタ７をオンとすればよい。ＲｄＡ信
号とＲｄＢ信号は、同時にハイレベルにしてもかまわな
い。 タイプｌレジスタセルは、ＣＭ ＯＳ （Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）回路で９トランジスタで構成される
。
リン・コンウェイ著：イントロダクションツーブイエル
エスアイ システムズ、第１６３頁（Ｃａｒｖｅｒ Ｍ
ｅａｄ ａｎｄ Ｌｙｎｎ Ｃｏｎｔｚａｙ ： Ｉ
ｎｔｒｏｄｕｃｔｉ。 ｎ ｔｏ Ｖ Ｌ Ｓ Ｉ Ｓｙｓｔｅｍｓ、ｐｐ、１
６３）に、２ボートレジスタのセルが示されている。イ
ンバータを用いて表わすと、第２図のように表される。 以下タイプｌレジスタセルと呼ぶことにする。タイプｌ
レジスタセルではインバータ１．２およびトランジスタ
３が閉路を形成し、データの保持をおこなう。 φ２は２相のノンオーバラップクロックφ□、φ２の片
方である。信号ＬｄＡ、ＬｄＢ、ＲｄＡ、ＲｄＢはクロ
ックφ□の期間にオンとなる信号である。 バスＢＡから、レジスタのデータを入力する場合、Ｌｄ
Ａ信号がハイレベルとなり、トランジスタ４がオン、ト
ランジスタ３がオフとなり、ＢＡのデータが、インバー
タ１．２へ伝えられる。 バスＢＢからレジスタへデータを入力する場合、ＬｄＢ
信号がハイレベル、トランジスタ５がオン、トランジス
タ３がオフとなり、ＢＢの値がインバータｌ、２へ伝え
られる。ＬｄＡ信号とＬｄＢ信号を、同時にハイレベル
にすることは禁止される。 レジスタの値をＢＡに出力するためには、ＲｄＡ信号を
ハイレベル、トランジスタ６をオンとすればよい。レジ
スタの値をＢＢに出力するためには、ＲｄＢ信号をハイ
レベル、トランジスタ７をオンとすればよい。ＲｄＡ信
号とＲｄＢ信号は、同時にハイレベルにしてもかまわな
い。 タイプｌレジスタセルは、ＣＭ ＯＳ （Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ）回路で９トランジスタで構成される
。
第２図で示されたレジスタセルを用いてレジスタファイ
ルを構成する場合、レジスタファイルに冗長性を持たせ
なければ、一箇所でも故障があると、レジスタファイル
として所期の動作をおこなわないという問題があった。 本発明の目的は、レジスタファイルの一部に故障が生じ
ても、この故障を回避できるような冗長レジスタを有す
るマイクロプロセッサを提供することである。
ルを構成する場合、レジスタファイルに冗長性を持たせ
なければ、一箇所でも故障があると、レジスタファイル
として所期の動作をおこなわないという問題があった。 本発明の目的は、レジスタファイルの一部に故障が生じ
ても、この故障を回避できるような冗長レジスタを有す
るマイクロプロセッサを提供することである。
上記目的を達成するために、マイクロプロセッサ内のｎ
個のレジスタに対して１個以上の予備レジスタを設け、
ｎ個のレジスタに故障が存在するかどうかを記憶する手
段を有し、この記憶する手段に従って、前記ｎ個のレジ
スタに対するアクセスが生じたときに予備レジスタをア
クセスするような切り換え機構を有する構成とする。
個のレジスタに対して１個以上の予備レジスタを設け、
ｎ個のレジスタに故障が存在するかどうかを記憶する手
段を有し、この記憶する手段に従って、前記ｎ個のレジ
スタに対するアクセスが生じたときに予備レジスタをア
クセスするような切り換え機構を有する構成とする。
【作用）
ｎ個のレジスタの一部に故障が発見された場合。
故障したレジスタに対するアクセスを予備のレジスタに
対するアクセスに切り替える。これによって、レジスタ
に生じた製造不良を回避できる。 ［実施例］ 以下、本発明の第１の実施例を、図面を用いて説明する
。 第１図は、本発明の一実施例を示す図である。 マイクロプロセッサ５０１は、入出力制御部５０２、命
令デコーダ５０３、制御回路５０４、レジスタ制御回路
５０５、アドレスレジスタ（ＡＤＨ）５０６、データレ
ジスタ （ＤＴＲ）５０７、プログラムカウンタ（ＰＣ
）５０８、算術論理ユニット（ＡＬＵ）５０９、欠陥救
済情報記憶回路１６０〜１６３、レジスタファイル５１
０から構成されている。レジスタファイル５１．０は、
冗長性を有するレジスタである。例えば、レジスタＲＯ
１Ｒ１、Ｒ２、Ｒ３に加え、予備レジスタＲｓを持つ。 ＡＤＲ，ＤＴＲ，ＰＣ，ＡＬＵ、レジスタファイルはそ
れぞれバスＢＡ５１１、バスＢＢ５１２に接続されてい
る。 マイクロプロセッサ５０１は、以下のように、通常の命
令を実行する。ＰＣの値がバスＢＡまたはＢＢを通して
、ＡＤＨへ転送される。入出力制御部の制御のもとで、
ＡＤＨの値はアドレスピン５２０を通してチップ外へ出
力される。このとき、当該アドレスの外部メモリー（図
示せず）からデータビン５２１を通して、ＤＴＲへ命令
が入力される。ＤＴＲへ入力された命令は、命令デコー
ダ５０３で解読され、制御回路５０４を通して、ＡＬＵ
５０９等を制御する。制御回路５０４およびレジスタ制
御回路５０５を通して、レジスタファイル５１０を制御
する。命令実行に際して、拡張部が必要なときは、ＰＣ
５０８の値が更新され、更新されたアドレスがアドレス
ピンから出力され、更新されたアドレスの内容がＤＴＲ
へ読み込まれる。５０４はマイクロプログラムＲＯＭあ
るいはランダム回路で構成さる。 プロセッサの命令を用いてレジスタＲＯのテストをおこ
なう例を示す。レジスタＲＯのテストは、オールＯを書
き込んで読み出されたデータがオール○であることを調
べ、さらにオール１を書き込んで読み出されたデータが
オール１であることを調べることによりおこなわれる。 例えば、（１） ＭＯＶ オー／ｌｚｏ、ＲＯを実
行すると、レジスタＲＯにオールＯが書き込まれる。次
に、 （２） ＭＯＶ ＲＯ，Ｏ番地 を実行した場合を考える。チップに故障がなければ、ア
ドレスピンがオールＯ、データピンがオールＯとなる。 これ以外の場合、チップのどこかに故障が生したと判定
できる。特に、データビンの値がオールＯでない場合、
ＤＴＲ５０７、バスＢＡ、ＢＢ、レジスタＲＯ等に故障
があると判断される。同様に、 （３）ＭＯＶ オール１．ＲＯ （４） ＭＯＶ Ｒｏ、０番地 を実行した場合、チップに故障がなければ、アドレスピ
ンがオールＯ、データビンがオール１となる。これ以外
の場合、チップのどこかに故障が生じたと判定できる。 特に、データビンの値がオール１でない場合、ＤＴＲ５
０７、バスＢＡ、ＢＢ、レジスタＲＯ等に故障があると
判断される。 さらに、レジスタＲ１に対して同様のプログラムを実行
させる。すなわち、 （１’） ＭＯＶ オール○、Ｒ１（２’） Ｍ
ＯＶ Ｒ１，Ｏ番地 を実行し、アドレスピンがオール○、データビンがオー
ルＯとなるかどうか調べる。さらに、（３’） ＭＯ
Ｖ オール１．Ｒ１（４’） ＭＯＶ Ｒ１，○
番地 を実行し、アドレスピンがオールＯ、データビンがオー
ル１となるかどうか調べる。命令（１′）〜（２′）が
所期の期待値どおり実行され、。命令（１）〜（２）が
所期の期待値と異なる動作結果となったとき、レジスタ
ＲＯに故障が生じていると判断できる。 以上の方法を用いれば、命令を実行させながらチップの
データビンを観測することにより、レジスタＲＯ−Ｒ３
の故障の有無を判定できる。 テストの結果、レジスタＲ○だげに故障が生じた場合、
欠陥救済情報記憶回路１６０に書き込みがおこなわれ、
欠陥救済情報記憶回路１６０からはハイレベルが出力さ
れるようになる。同様に、テストの結果レジスタＲ１、
Ｒ２、Ｒ３だけに故障が発見された場合、それぞれ欠陥
救済情報記憶回路１６１．１６２．１６３に書き込みが
おこなわれ、それぞれハイレベルが出力されるようにな
る。レジスタＲＯ〜Ｒ３のいずれか１個に故障が生した
場合、欠陥救済情報記憶回路１６０〜１６３に書き込み
をおこなえば故障が救済される。レジスタＲＯ，Ｒ１、
Ｒ２、Ｒ３の２個以上に故障が存在する場合、第１図の
実施例では故障救済は不可能である。 欠陥救済情報記憶回路に書き込みをおこなう一つの方法
として、レーザによってチップ上のヒユーズを切断する
方法がある。第３図に、チップの製造後に書き込みが可
能な回路の一例を示す。第３図は、レーザ切断可能なヒ
ユーズ３００、トランジスタ３０１、抵抗３０２、トラ
ンジスタ３０３によって構成されている。ヒユーズ３０
０は、製造時には接続状態にある。このときトランジス
タ３０３のゲートはハイレベルになり、トランジスタ３
０３がオン状態となる。これによって、ノード３０４の
電位がローレベルとなり、出力３０５は、ローレベルと
なる。一方、レーザによって、ヒユーズ３００が切断さ
れた場合を考える。ノード３０４へは抵抗３０３を通し
て電荷が注入される。このときトランジスタ３０１がオ
ン状態となり、トランジスタ３０１のソースはローレベ
ルになる。この結果トランジスタ３０３がオフ状態とな
る。出力３０５はハイレベルとなる。 欠陥救済情報記憶回路に書き込みをおこなう別の方法と
して次のものがある。すなわち、第４図に示すように、
チップにテストモードピン５２２、高電圧ピン５２３、
外部ピン５２４．５２５．５２６を設ける。テストモー
ドピン５２２がハイレベルかつ高電圧ピン５２３に高電
圧（例えば１０Ｖ）が加えられたとき、外部ピン５２４
〜５２７から、直接、欠陥救済情報記憶回路１７０〜１
７３に、欠陥救済情報が書き込まれる。 外部ピンから電気的に書き込みをおこなう場合の欠陥救
済情報回路の例を第５図に示す。テストモードピン５２
２をハイレベル、高電圧ピン５２３に高電圧（例えば１
０ｖ）を印加し、外部ピン５２４〜５２７をそれぞれハ
イレベルにすると、トランジスタ３０６．３０７がオン
となり、ヒユーズ３００に高電圧が印加され溶断してし
まう。 すなわち欠陥救済情報記憶回路１７０〜１７３に書き込
まれたことになる。テストモードの設定は。 テストモートピンに限定されるものではない。 欠陥救済情報記憶回路は、必ずしもフユーズでなくても
よく、例えば不揮発性素子を用いる方法もある。 上記で示したレジスタのテスト方法は、プロセッサのプ
ログラムを用いる方法である。この他、チップ内のメモ
リーにテストプログラムを内蔵することもできる。例え
ば、 （１”）ＭＯＶ オールｏ、ＲＯ （２”） ＣＭＰ オールＯ，ＲＯ（３”） Ｂ
ＮＺ ＲＯＦＬＴ （４”）ＭＯＶ オール１．ＲＯ （５”） ＣＭ Ｐ オール１．ＲＯ（６′つ
ＢＮＺ ＲＯＦＬＴ を実行し、レジスタＲＯに故障が含まれる可能性がある
か否か判定する。命令（１”）では、オール０をレジス
タＲＯに書き込む。命令（２”）では、レジスタＲＯと
オール０を比較する。命令（３”）では、比較結果が非
零のとき、ＲＯＦＬＴでラベル付けされた命令へ分岐す
る。比較結果が零のとき、引き続く次の命令を実行する
。命令（４”）では、オール１をレジスタＲＯに書き込
む。命令（５”）では、レジスタＲＯとオール１を比較
する。命令（６”）では、比較結果が非零のとき、ＲＯ
ＦＬＴでラベル付けされた命令へ分岐する。比較結果が
零のとき、引き続く次の命令を実行する。 ＲＯＦＬＴでラベル付けされたプログラムとして、以下
のプログラムを考える。 （７”） ＲＯＦＬＴ：ＭＯＶ オールＯ，Ｒ１（
８”）ＣＭＰ オールＯ，Ｒ１ （９”） ＢＮＺ ＦＡＵＬＴ （１０′つ ＭＯＶ オール１．Ｒ１（１１”）ＣＭ
Ｐ オール１．Ｒ１ （１２”） ＢＮＺ ＦＡＵＬＴ 以上のようなプログラムをチップ上に集積化しておき、
パワーオンリセット時に実行する方法もある。この場合
、欠陥救済情報記憶回路は通常のフリップフロップでよ
くヒユーズは必要ない。 第６図に、バスＢＡに欠陥救済情報記憶回路１８０〜１
８３を接続した例を示す。この場合、例えば、テストモ
ードのみで実行可能な転送命令によって設定可能である
。 第７図は、本発明によるレジスタファイルの一構成例で
ある。第７図では、レジスタ１４０，１４１．１４２，
１４３に加え、レジスタ１４４が備えられている。これ
らのレジスタを、それぞれ、レジスタＲＯ１Ｒ１、Ｒ２
、Ｒ３、Ｒ５と呼ぶことにする。レジスタＲ３は予備の
レジスタである。 レジスタＲＯ，Ｒ１，Ｒ２、Ｒ３のいずれか１個に故障
が生じた場合、故障したレジスタに替えて、レジスタＲ
８が使用される。それぞれのレジスタは第２図で示され
たレジスタと同一の構成である。 すなわち４個のタイプルレジスタセル５０．５１．５２
．５３から構成されている。第７図の回路は、タイプル
レジスタセル２０個から構成されるので、９Ｘ２０＝１
８０トランジスタで構成される。 第８図は、第７図のレジスタファイルを制御するデコー
ド回路である。４個の同一のデコード回路’１０．１１
１．１１２．１１３から構成される。これをタイプ１デ
コード回路と呼ぶことにする。 デコード回路１１０への入力は、ＬｄＡ Ｓ Ｅ ＬＯ
１１信号、ＬｄＡ Ｓ Ｔ Ｂ信号、クロックφ□に加
え、欠陥救済情報記憶回路１６０．１６１．１６２．１
６３の出力である。欠陥救済情報記憶回路１６０〜１６
３は、集積回路の製造後に書き込みができる回路である
。第８図の実施例では、製造時にローレベルを出力する
。 レジスタＲＯに故障が存在し、欠陥救済情報記憶回路１
６０に書き込みがおこなわれた場合について説明する。 もしＬｄＡ Ｓ Ｅ Ｌ Ｏ１１信号がともにローレベ
ルとなって、かつＬｄＡ Ｓ Ｔ Ｂ、クロックφ、が
ともにハイレベルとなったとき、ＬｄＡＲ８信号がハイ
レベルとなる。ＬｄＡＲＯ信号はローレベルのままであ
る。すなわち、レジスタＲＯのかわりにレジスタＲ８へ
の書き込みがおこなわれる。 ＬｄＡＳＥＬＯ１１信号によってレジスタＲ１、Ｒ２、
Ｒ３が選択され、ＬｄＳＴＢ信号とクロックφ２がハイ
レベルならば、それぞれＬｄＡＲｌ、ＬｄＡＲ２、Ｌｄ
ＡＲ３信号がハイレベルになり、ＬｄＡＲ８信号はハイ
レベルにならない。 同様に、欠陥救済情報記憶回路１６１．１６２．１６３
に書き込みが生じた場合、それぞれ、レジスタＲ１、Ｒ
２、Ｒ３のかわりにレジスタＲ５がアクセスされる。 デコード回路１１０の真理値表を第１５図に示す。 タイプ１デコード回路はＣＭＯＳ回路で８６トランジス
タで構成される。 デコード回路１１１．１１２．１１３の構成は、デコー
ド回路１１０と同一である。 デコード回路１１１は、欠陥救済情報記憶回路１６０．
１６１．１６２．１６３に書き込みが生じた場合、バス
ＢＢからのレジスタＲＯ，Ｒ１゜Ｒ２、Ｒ３への書き込
みをそれぞれ、レジスタＲ８に変更する。 デコード回路１１２は、欠陥救済情報記憶回路１６０．
１６１．１６２．１６３に書き込みが生じた場合、それ
ぞれレジスタＲＯ，Ｒ１、Ｒ２、Ｒ３からのバスＢＡへ
の読み出しレジスタＲ３に変更する。 デコート回路１１３は、欠陥救済情報記憶回路１６０．
１６１．１６２．１６３に書き込みが生じた場合、それ
ぞれレジスタＲＯ，Ｒ１、Ｒ２、Ｒ３からのバスＢＢへ
の読み出しを、レジスタＲ８に変更する。 以上のように、第７図および第８図で示されるレジスタ
ファイルは、レジスタＲ○、Ｒ１、Ｒ２、Ｒ３のうち１
個に故障が生じても、予備のレジスタＲ３に切り替えて
、動作させることが可能である。 第７図および第８図のレジスタファイルは、１８０＋８
６Ｘ４＝５２４ ｈランジスタで構成される。 比較のため、冗長性を持たないレジスタファイルの構成
例を図面を用いて説明する。すなわち第２図のタイプエ
レジスタセルを用い、４ビット×４個の構成をもつレジ
スタファイルの例を第９図に示す。 第９図において、１ｏ、１１．１２．１３はそれぞれデ
コート回路を表わし、４０はレジスタＲＯ１４１はレジ
スタＲ１，４２はレジスタＲ２，４３はレジスタＲ３を
表わす。 レジスタＲＯはタイプルレジスタセル５ｏ、５１．５２
．５３から構成されている。タイプルレジスタセル５０
．５１．５２．５３はそれぞれバスＢＡの第０−３ビツ
ト（ＢＡｏ−ＢＡ３）およびバスＢの第０−３ビツト（
Ｂ Ｂｏ−Ｂ Ｂ、）に接続されている。 デコード回路１１．１２．１３はデコード回路１ｏと同
一の回路である。以下、デコード回路１０．１１．１２
．１３をタイプ２デコード回路と呼ぶことにする。 タイプ２デコード回路はＣＭＯＳ回路で４４トランジス
タで構成される。 デコートコード回路１０は、バスＢＡ（ＢＡ。 −Ｂ Ａ、）からレジスタＲＯ，Ｒ１，Ｒ２、Ｒ３への
データ書き込みを制御する回路である。 デコード回路１０へはＬｄＡ Ｓ Ｅ Ｌ Ｏ信号、Ｌ
ｄＡＳＥＬＩ信号、ＬｄＡ Ｓ Ｔ Ｂ信号、およびク
ロックφ、が入力され、信号線２０．２１．２２．２３
が出力される。真理値表を第１６図に示す。 ＬｄＡ Ｓ Ｅ Ｌ Ｏ１１１１倍、４個のレジスタＲ
Ｏ，Ｒ１、Ｒ２、Ｒ３（７）うち１個を選択する。Ｌｄ
Ａ Ｓ Ｔ Ｂ信号がハイレベルであれば、バスＢＡか
らデータを書き込むレジスタが存在することを示す。Ｌ
ｄＡ Ｓ Ｔ Ｂ信号がローレベルの場合、ＬｄＡＳＥ
ＬＯ１１信号にかかわらず、信号線２０．２１．２２．
２３はすべてローレベルである。 デコード回路１１は、バスＢＢ （ＢＢｏ−ＢＢ３）か
らレジスタＲＯ，Ｒ１、Ｒ２、Ｒ３への書き込みを制御
する回路である。デコード回路１０と同一の論理回路で
ある。 デコード回路１２は、レジスタＲＯ，Ｒ１、Ｒ２、Ｒ３
からバスＢＡ （ＢＡｏ−ＢＡ３）への読み出しを制御
する回路である。デコート回路１０と同一の論理回路で
ある。 デコード回路１３は、レジスタＲＯ，Ｒ１、Ｒ２、Ｒ３
からバスＢＢ （ＢＢｏ−ＢＢ、）への読み出しを制御
する回路である。デコート回路１０と同一の論理回路で
ある。 タイプ２レジスタセルは９トランジスタから構成されて
おり、レジスタＲＯ，Ｒ１、Ｒ２，Ｒ３はそれぞれ４セ
ルから構成される。よって第９図のレジスタＲＯ１Ｒ１
、Ｒ２、Ｒ３は合計９×１６＝１４４ トランジスタで
構成される。 またタイプ２デコーダ回路はそれぞれ４４トランジスタ
で構成され、第９図では４個のタイプ１デコーダを用い
ている。よって第９図で示されるデコード回路１０．１
１．１２．１３は４×４４＝１７６トランジスタで構成
される。 よって、第９図で示される回路は合計３２０トランジス
タで構成される。 第７図および第８図で示されたレジスタファイルは前述
のように、１８０＋８６Ｘ４＝５２４ トランジスタで
構成される。第９図の回路に比べてトランジスタ数で５
２４／３２０＝１．６４倍のオーバヘッドが生じる。 次に、本発明の別の実施例を説明する。第１０図は、デ
ータ記憶のための閉路を２つ有するレジスタセル（以下
タイプ２レジスタセルと呼ぶ）の−例である。第２図で
示されたタイプ１のセルとの相違は、インバータ１′
２′、トランジスタ３’ 、６’ 、７’ が加えら
れたことである。第１０図において、第１の閉路は第２
図と同様インバータ１．２およびトランジスタ３で形成
される。 バスＢＡ、ＢＢからの書き込みは、バスＢＡ、ＢＢへの
データ読み出し動作は、第２図のセルと同一である。 第２の閉路は、インバータ１’ 、２’ 、およびトラ
ンジスタ３′で形成される。バスＢＡ、ＢＢからの書き
込み、バスＢＢ、ＢＡへのデータ読み出し動作は、第１
の閉路と同様である。すなわち、ＬｄＡ信号をハイレベ
ルにすることによりバスＢＡからの書き込みがおこなわ
れ、ＬｄＢ信号をハイレベルとすることにより、バスＢ
Ｂからの書き込みがおこなわれる。ＲｄＡＳ信号をハイ
レベルにすることによりバスＢＡへのデータ読み出しが
おこなわれ、ＲｄＢＳ信号をハイレベルにすることによ
りバスＢＢへのデータ読み出しがおこなわれる。タイプ
２レジスタセルのトランジスタ数はＣＭＯ３回路で１６
個である。 第１１図に、タイプ２レジスタセルを用いたレジスタフ
ァイルの構成例を示す。２４０はレジスタＲＯ１２４１
はレジスタＲ１，２４２はレジスタＲ２，２４３はレジ
スタＲ３を表わす。それぞれのレジスタの構成は同一で
ある。 レジスタＲＯはタイプ２レジスタセル５０’５１’ 、
５２’ 、５３’から構成されている。タイプ２レジス
タセル５０’ 、５１’ 、５２’ 、５３′はそれぞ
れバスＢＡの第０−３ビツト（ＢＡ−Ｂ Ａ、）および
バスＢｆ７）第０−３ビツト（ＢＢ−ＢＢ３）に接続さ
れている。 第１２図に、第１１図で示されるレジスタファイルの制
御回路を示す。この制御回路は、タイプ２デコーダ２１
０．２１１．タイプ３デコーダ２１２，２１３およびフ
ィールド書き込み可能回路１６４から成っている。タイ
プ２デコーダ２１０゜２１１の入力信号および出力信号
は、第９図で示されるタイプ２デコード回路１０と同様
であり、その動作は第１６図の真理値表に従う。 タイプ３デコード回路２１２の入力信号はＲｄＡＳＥＬ
Ｏ信号、ＲｄＡ Ｓ Ｅ Ｌ １信号、ＲｄＡ Ｓ Ｔ
Ｂ倍信号クロックφ□、およびフィールド書き込み可能
回路１６４からの出力である。タイプ３デコード回路の
出力信号は、ＲｃｌＡ ＲＯ信号、ＲｄＡＲＯ３信号、
ＲｄＡＲ１信号、ＲｄＡＲＩＳ信号、ＲｄＡＲ２信号、
ＲｄＡ Ｒ２Ｓ信号、ＲｄＡＲ３信号、ＲｄＡ Ｒ３Ｓ
信号、ＲｄＢＲＯ信号、ＲｄＢＲＯＳ信号、ＲｄＢＲ１
信号、ＲｄＢＲＩＳ信号、ＲｄＢＲ２信号、ＲｄＢ Ｒ
２Ｓ信号、ＲｄＢＲ３信号、ＲｄＢ Ｒ３Ｓ信号である
。タイプ３デコード回路の真理値表を第１７図に示す。 第１７図の真理値表を実現するタイプ３のデコード回路
の一例を第１３図に示す。第１３図の回路はＣＭＯ５回
路で７８トランジスタで構成される。 第１０〜１３図で示されるレジスタを有するマイクロプ
ロセッサの例を第１４図に示す。第１．４．６図で示さ
れる実施例との違いは、（１）タイプ２レジスタセル（
第１０図）を用いている、（２）１個の欠陥救済情報記
憶回路１９０を用いている、という点である。レジスタ
ファイル５１０′のテスト法は、第１の実施例と同様に
、マイクロプロセッサの命令を用いておこなうことがで
きる。あるいは、チップ内部にテストプログラムを内蔵
する方法も可能である。 テストの結果、レジスタＲＯ１Ｒ１、Ｒ２，Ｒ３に故障
がなければ、欠陥救済情報記憶回路１９０には、書き込
みがおこなわれず、ローレベルを８力する。 テストの結果、レジスタＲＯ，Ｒ１，Ｒ２、Ｒ３の１個
以上に故障が生じた場合、欠陥救済情報記憶回路１９０
に書き込みがおこなわれる。第１４図で示される実施例
では、テストモードピン５２２にハイレベルを、高電圧
ピン５２３に高電圧（例えば１０）を印加すると、欠陥
救済情報記憶回路１９０に書き込みがおこなわれる。こ
の結果、タイプ２レジスタセルの第２の閉路が使用され
る。 第１４図のレジスタファイル５１０′とレジスタ制御回
路５０５′におけるトランジスタ数は、欠陥救済情報記
憶回路を除き、次の通りである。 すなわち、タイプ２レジスタセルが１６個、タイプ２デ
コーダ回路が２個、タイプ３デコーダ回路が２個なので
１６Ｘ１６＋２Ｘ４４＋２Ｘ７８＝５００ トランジス
タである。 第９図のレジスタファイルに比ベトランジスタ数で５０
０／３２０＝１．５６倍のオーバヘットである。 本発明の実施例では、４ビツトのレジスタが４個存在す
る場合の例を示した。しかし、レジスタのビット長およ
び、個数はこれに限定されるものではない。また、第１
の実施例では、冗長レジスタ数を１個としたが、２個以
上設けることも可能である。 【発明の効果】 以上のように、本発明によれば、集積回路の一部に故障
が生じた場合でも、その故障を回避することが可能とな
り、集積回路の歩留り向上に効果がある。
対するアクセスに切り替える。これによって、レジスタ
に生じた製造不良を回避できる。 ［実施例］ 以下、本発明の第１の実施例を、図面を用いて説明する
。 第１図は、本発明の一実施例を示す図である。 マイクロプロセッサ５０１は、入出力制御部５０２、命
令デコーダ５０３、制御回路５０４、レジスタ制御回路
５０５、アドレスレジスタ（ＡＤＨ）５０６、データレ
ジスタ （ＤＴＲ）５０７、プログラムカウンタ（ＰＣ
）５０８、算術論理ユニット（ＡＬＵ）５０９、欠陥救
済情報記憶回路１６０〜１６３、レジスタファイル５１
０から構成されている。レジスタファイル５１．０は、
冗長性を有するレジスタである。例えば、レジスタＲＯ
１Ｒ１、Ｒ２、Ｒ３に加え、予備レジスタＲｓを持つ。 ＡＤＲ，ＤＴＲ，ＰＣ，ＡＬＵ、レジスタファイルはそ
れぞれバスＢＡ５１１、バスＢＢ５１２に接続されてい
る。 マイクロプロセッサ５０１は、以下のように、通常の命
令を実行する。ＰＣの値がバスＢＡまたはＢＢを通して
、ＡＤＨへ転送される。入出力制御部の制御のもとで、
ＡＤＨの値はアドレスピン５２０を通してチップ外へ出
力される。このとき、当該アドレスの外部メモリー（図
示せず）からデータビン５２１を通して、ＤＴＲへ命令
が入力される。ＤＴＲへ入力された命令は、命令デコー
ダ５０３で解読され、制御回路５０４を通して、ＡＬＵ
５０９等を制御する。制御回路５０４およびレジスタ制
御回路５０５を通して、レジスタファイル５１０を制御
する。命令実行に際して、拡張部が必要なときは、ＰＣ
５０８の値が更新され、更新されたアドレスがアドレス
ピンから出力され、更新されたアドレスの内容がＤＴＲ
へ読み込まれる。５０４はマイクロプログラムＲＯＭあ
るいはランダム回路で構成さる。 プロセッサの命令を用いてレジスタＲＯのテストをおこ
なう例を示す。レジスタＲＯのテストは、オールＯを書
き込んで読み出されたデータがオール○であることを調
べ、さらにオール１を書き込んで読み出されたデータが
オール１であることを調べることによりおこなわれる。 例えば、（１） ＭＯＶ オー／ｌｚｏ、ＲＯを実
行すると、レジスタＲＯにオールＯが書き込まれる。次
に、 （２） ＭＯＶ ＲＯ，Ｏ番地 を実行した場合を考える。チップに故障がなければ、ア
ドレスピンがオールＯ、データピンがオールＯとなる。 これ以外の場合、チップのどこかに故障が生したと判定
できる。特に、データビンの値がオールＯでない場合、
ＤＴＲ５０７、バスＢＡ、ＢＢ、レジスタＲＯ等に故障
があると判断される。同様に、 （３）ＭＯＶ オール１．ＲＯ （４） ＭＯＶ Ｒｏ、０番地 を実行した場合、チップに故障がなければ、アドレスピ
ンがオールＯ、データビンがオール１となる。これ以外
の場合、チップのどこかに故障が生じたと判定できる。 特に、データビンの値がオール１でない場合、ＤＴＲ５
０７、バスＢＡ、ＢＢ、レジスタＲＯ等に故障があると
判断される。 さらに、レジスタＲ１に対して同様のプログラムを実行
させる。すなわち、 （１’） ＭＯＶ オール○、Ｒ１（２’） Ｍ
ＯＶ Ｒ１，Ｏ番地 を実行し、アドレスピンがオール○、データビンがオー
ルＯとなるかどうか調べる。さらに、（３’） ＭＯ
Ｖ オール１．Ｒ１（４’） ＭＯＶ Ｒ１，○
番地 を実行し、アドレスピンがオールＯ、データビンがオー
ル１となるかどうか調べる。命令（１′）〜（２′）が
所期の期待値どおり実行され、。命令（１）〜（２）が
所期の期待値と異なる動作結果となったとき、レジスタ
ＲＯに故障が生じていると判断できる。 以上の方法を用いれば、命令を実行させながらチップの
データビンを観測することにより、レジスタＲＯ−Ｒ３
の故障の有無を判定できる。 テストの結果、レジスタＲ○だげに故障が生じた場合、
欠陥救済情報記憶回路１６０に書き込みがおこなわれ、
欠陥救済情報記憶回路１６０からはハイレベルが出力さ
れるようになる。同様に、テストの結果レジスタＲ１、
Ｒ２、Ｒ３だけに故障が発見された場合、それぞれ欠陥
救済情報記憶回路１６１．１６２．１６３に書き込みが
おこなわれ、それぞれハイレベルが出力されるようにな
る。レジスタＲＯ〜Ｒ３のいずれか１個に故障が生した
場合、欠陥救済情報記憶回路１６０〜１６３に書き込み
をおこなえば故障が救済される。レジスタＲＯ，Ｒ１、
Ｒ２、Ｒ３の２個以上に故障が存在する場合、第１図の
実施例では故障救済は不可能である。 欠陥救済情報記憶回路に書き込みをおこなう一つの方法
として、レーザによってチップ上のヒユーズを切断する
方法がある。第３図に、チップの製造後に書き込みが可
能な回路の一例を示す。第３図は、レーザ切断可能なヒ
ユーズ３００、トランジスタ３０１、抵抗３０２、トラ
ンジスタ３０３によって構成されている。ヒユーズ３０
０は、製造時には接続状態にある。このときトランジス
タ３０３のゲートはハイレベルになり、トランジスタ３
０３がオン状態となる。これによって、ノード３０４の
電位がローレベルとなり、出力３０５は、ローレベルと
なる。一方、レーザによって、ヒユーズ３００が切断さ
れた場合を考える。ノード３０４へは抵抗３０３を通し
て電荷が注入される。このときトランジスタ３０１がオ
ン状態となり、トランジスタ３０１のソースはローレベ
ルになる。この結果トランジスタ３０３がオフ状態とな
る。出力３０５はハイレベルとなる。 欠陥救済情報記憶回路に書き込みをおこなう別の方法と
して次のものがある。すなわち、第４図に示すように、
チップにテストモードピン５２２、高電圧ピン５２３、
外部ピン５２４．５２５．５２６を設ける。テストモー
ドピン５２２がハイレベルかつ高電圧ピン５２３に高電
圧（例えば１０Ｖ）が加えられたとき、外部ピン５２４
〜５２７から、直接、欠陥救済情報記憶回路１７０〜１
７３に、欠陥救済情報が書き込まれる。 外部ピンから電気的に書き込みをおこなう場合の欠陥救
済情報回路の例を第５図に示す。テストモードピン５２
２をハイレベル、高電圧ピン５２３に高電圧（例えば１
０ｖ）を印加し、外部ピン５２４〜５２７をそれぞれハ
イレベルにすると、トランジスタ３０６．３０７がオン
となり、ヒユーズ３００に高電圧が印加され溶断してし
まう。 すなわち欠陥救済情報記憶回路１７０〜１７３に書き込
まれたことになる。テストモードの設定は。 テストモートピンに限定されるものではない。 欠陥救済情報記憶回路は、必ずしもフユーズでなくても
よく、例えば不揮発性素子を用いる方法もある。 上記で示したレジスタのテスト方法は、プロセッサのプ
ログラムを用いる方法である。この他、チップ内のメモ
リーにテストプログラムを内蔵することもできる。例え
ば、 （１”）ＭＯＶ オールｏ、ＲＯ （２”） ＣＭＰ オールＯ，ＲＯ（３”） Ｂ
ＮＺ ＲＯＦＬＴ （４”）ＭＯＶ オール１．ＲＯ （５”） ＣＭ Ｐ オール１．ＲＯ（６′つ
ＢＮＺ ＲＯＦＬＴ を実行し、レジスタＲＯに故障が含まれる可能性がある
か否か判定する。命令（１”）では、オール０をレジス
タＲＯに書き込む。命令（２”）では、レジスタＲＯと
オール０を比較する。命令（３”）では、比較結果が非
零のとき、ＲＯＦＬＴでラベル付けされた命令へ分岐す
る。比較結果が零のとき、引き続く次の命令を実行する
。命令（４”）では、オール１をレジスタＲＯに書き込
む。命令（５”）では、レジスタＲＯとオール１を比較
する。命令（６”）では、比較結果が非零のとき、ＲＯ
ＦＬＴでラベル付けされた命令へ分岐する。比較結果が
零のとき、引き続く次の命令を実行する。 ＲＯＦＬＴでラベル付けされたプログラムとして、以下
のプログラムを考える。 （７”） ＲＯＦＬＴ：ＭＯＶ オールＯ，Ｒ１（
８”）ＣＭＰ オールＯ，Ｒ１ （９”） ＢＮＺ ＦＡＵＬＴ （１０′つ ＭＯＶ オール１．Ｒ１（１１”）ＣＭ
Ｐ オール１．Ｒ１ （１２”） ＢＮＺ ＦＡＵＬＴ 以上のようなプログラムをチップ上に集積化しておき、
パワーオンリセット時に実行する方法もある。この場合
、欠陥救済情報記憶回路は通常のフリップフロップでよ
くヒユーズは必要ない。 第６図に、バスＢＡに欠陥救済情報記憶回路１８０〜１
８３を接続した例を示す。この場合、例えば、テストモ
ードのみで実行可能な転送命令によって設定可能である
。 第７図は、本発明によるレジスタファイルの一構成例で
ある。第７図では、レジスタ１４０，１４１．１４２，
１４３に加え、レジスタ１４４が備えられている。これ
らのレジスタを、それぞれ、レジスタＲＯ１Ｒ１、Ｒ２
、Ｒ３、Ｒ５と呼ぶことにする。レジスタＲ３は予備の
レジスタである。 レジスタＲＯ，Ｒ１，Ｒ２、Ｒ３のいずれか１個に故障
が生じた場合、故障したレジスタに替えて、レジスタＲ
８が使用される。それぞれのレジスタは第２図で示され
たレジスタと同一の構成である。 すなわち４個のタイプルレジスタセル５０．５１．５２
．５３から構成されている。第７図の回路は、タイプル
レジスタセル２０個から構成されるので、９Ｘ２０＝１
８０トランジスタで構成される。 第８図は、第７図のレジスタファイルを制御するデコー
ド回路である。４個の同一のデコード回路’１０．１１
１．１１２．１１３から構成される。これをタイプ１デ
コード回路と呼ぶことにする。 デコード回路１１０への入力は、ＬｄＡ Ｓ Ｅ ＬＯ
１１信号、ＬｄＡ Ｓ Ｔ Ｂ信号、クロックφ□に加
え、欠陥救済情報記憶回路１６０．１６１．１６２．１
６３の出力である。欠陥救済情報記憶回路１６０〜１６
３は、集積回路の製造後に書き込みができる回路である
。第８図の実施例では、製造時にローレベルを出力する
。 レジスタＲＯに故障が存在し、欠陥救済情報記憶回路１
６０に書き込みがおこなわれた場合について説明する。 もしＬｄＡ Ｓ Ｅ Ｌ Ｏ１１信号がともにローレベ
ルとなって、かつＬｄＡ Ｓ Ｔ Ｂ、クロックφ、が
ともにハイレベルとなったとき、ＬｄＡＲ８信号がハイ
レベルとなる。ＬｄＡＲＯ信号はローレベルのままであ
る。すなわち、レジスタＲＯのかわりにレジスタＲ８へ
の書き込みがおこなわれる。 ＬｄＡＳＥＬＯ１１信号によってレジスタＲ１、Ｒ２、
Ｒ３が選択され、ＬｄＳＴＢ信号とクロックφ２がハイ
レベルならば、それぞれＬｄＡＲｌ、ＬｄＡＲ２、Ｌｄ
ＡＲ３信号がハイレベルになり、ＬｄＡＲ８信号はハイ
レベルにならない。 同様に、欠陥救済情報記憶回路１６１．１６２．１６３
に書き込みが生じた場合、それぞれ、レジスタＲ１、Ｒ
２、Ｒ３のかわりにレジスタＲ５がアクセスされる。 デコード回路１１０の真理値表を第１５図に示す。 タイプ１デコード回路はＣＭＯＳ回路で８６トランジス
タで構成される。 デコード回路１１１．１１２．１１３の構成は、デコー
ド回路１１０と同一である。 デコード回路１１１は、欠陥救済情報記憶回路１６０．
１６１．１６２．１６３に書き込みが生じた場合、バス
ＢＢからのレジスタＲＯ，Ｒ１゜Ｒ２、Ｒ３への書き込
みをそれぞれ、レジスタＲ８に変更する。 デコード回路１１２は、欠陥救済情報記憶回路１６０．
１６１．１６２．１６３に書き込みが生じた場合、それ
ぞれレジスタＲＯ，Ｒ１、Ｒ２、Ｒ３からのバスＢＡへ
の読み出しレジスタＲ３に変更する。 デコート回路１１３は、欠陥救済情報記憶回路１６０．
１６１．１６２．１６３に書き込みが生じた場合、それ
ぞれレジスタＲＯ，Ｒ１、Ｒ２、Ｒ３からのバスＢＢへ
の読み出しを、レジスタＲ８に変更する。 以上のように、第７図および第８図で示されるレジスタ
ファイルは、レジスタＲ○、Ｒ１、Ｒ２、Ｒ３のうち１
個に故障が生じても、予備のレジスタＲ３に切り替えて
、動作させることが可能である。 第７図および第８図のレジスタファイルは、１８０＋８
６Ｘ４＝５２４ ｈランジスタで構成される。 比較のため、冗長性を持たないレジスタファイルの構成
例を図面を用いて説明する。すなわち第２図のタイプエ
レジスタセルを用い、４ビット×４個の構成をもつレジ
スタファイルの例を第９図に示す。 第９図において、１ｏ、１１．１２．１３はそれぞれデ
コート回路を表わし、４０はレジスタＲＯ１４１はレジ
スタＲ１，４２はレジスタＲ２，４３はレジスタＲ３を
表わす。 レジスタＲＯはタイプルレジスタセル５ｏ、５１．５２
．５３から構成されている。タイプルレジスタセル５０
．５１．５２．５３はそれぞれバスＢＡの第０−３ビツ
ト（ＢＡｏ−ＢＡ３）およびバスＢの第０−３ビツト（
Ｂ Ｂｏ−Ｂ Ｂ、）に接続されている。 デコード回路１１．１２．１３はデコード回路１ｏと同
一の回路である。以下、デコード回路１０．１１．１２
．１３をタイプ２デコード回路と呼ぶことにする。 タイプ２デコード回路はＣＭＯＳ回路で４４トランジス
タで構成される。 デコートコード回路１０は、バスＢＡ（ＢＡ。 −Ｂ Ａ、）からレジスタＲＯ，Ｒ１，Ｒ２、Ｒ３への
データ書き込みを制御する回路である。 デコード回路１０へはＬｄＡ Ｓ Ｅ Ｌ Ｏ信号、Ｌ
ｄＡＳＥＬＩ信号、ＬｄＡ Ｓ Ｔ Ｂ信号、およびク
ロックφ、が入力され、信号線２０．２１．２２．２３
が出力される。真理値表を第１６図に示す。 ＬｄＡ Ｓ Ｅ Ｌ Ｏ１１１１倍、４個のレジスタＲ
Ｏ，Ｒ１、Ｒ２、Ｒ３（７）うち１個を選択する。Ｌｄ
Ａ Ｓ Ｔ Ｂ信号がハイレベルであれば、バスＢＡか
らデータを書き込むレジスタが存在することを示す。Ｌ
ｄＡ Ｓ Ｔ Ｂ信号がローレベルの場合、ＬｄＡＳＥ
ＬＯ１１信号にかかわらず、信号線２０．２１．２２．
２３はすべてローレベルである。 デコード回路１１は、バスＢＢ （ＢＢｏ−ＢＢ３）か
らレジスタＲＯ，Ｒ１、Ｒ２、Ｒ３への書き込みを制御
する回路である。デコード回路１０と同一の論理回路で
ある。 デコード回路１２は、レジスタＲＯ，Ｒ１、Ｒ２、Ｒ３
からバスＢＡ （ＢＡｏ−ＢＡ３）への読み出しを制御
する回路である。デコート回路１０と同一の論理回路で
ある。 デコード回路１３は、レジスタＲＯ，Ｒ１、Ｒ２、Ｒ３
からバスＢＢ （ＢＢｏ−ＢＢ、）への読み出しを制御
する回路である。デコート回路１０と同一の論理回路で
ある。 タイプ２レジスタセルは９トランジスタから構成されて
おり、レジスタＲＯ，Ｒ１、Ｒ２，Ｒ３はそれぞれ４セ
ルから構成される。よって第９図のレジスタＲＯ１Ｒ１
、Ｒ２、Ｒ３は合計９×１６＝１４４ トランジスタで
構成される。 またタイプ２デコーダ回路はそれぞれ４４トランジスタ
で構成され、第９図では４個のタイプ１デコーダを用い
ている。よって第９図で示されるデコード回路１０．１
１．１２．１３は４×４４＝１７６トランジスタで構成
される。 よって、第９図で示される回路は合計３２０トランジス
タで構成される。 第７図および第８図で示されたレジスタファイルは前述
のように、１８０＋８６Ｘ４＝５２４ トランジスタで
構成される。第９図の回路に比べてトランジスタ数で５
２４／３２０＝１．６４倍のオーバヘッドが生じる。 次に、本発明の別の実施例を説明する。第１０図は、デ
ータ記憶のための閉路を２つ有するレジスタセル（以下
タイプ２レジスタセルと呼ぶ）の−例である。第２図で
示されたタイプ１のセルとの相違は、インバータ１′
２′、トランジスタ３’ 、６’ 、７’ が加えら
れたことである。第１０図において、第１の閉路は第２
図と同様インバータ１．２およびトランジスタ３で形成
される。 バスＢＡ、ＢＢからの書き込みは、バスＢＡ、ＢＢへの
データ読み出し動作は、第２図のセルと同一である。 第２の閉路は、インバータ１’ 、２’ 、およびトラ
ンジスタ３′で形成される。バスＢＡ、ＢＢからの書き
込み、バスＢＢ、ＢＡへのデータ読み出し動作は、第１
の閉路と同様である。すなわち、ＬｄＡ信号をハイレベ
ルにすることによりバスＢＡからの書き込みがおこなわ
れ、ＬｄＢ信号をハイレベルとすることにより、バスＢ
Ｂからの書き込みがおこなわれる。ＲｄＡＳ信号をハイ
レベルにすることによりバスＢＡへのデータ読み出しが
おこなわれ、ＲｄＢＳ信号をハイレベルにすることによ
りバスＢＢへのデータ読み出しがおこなわれる。タイプ
２レジスタセルのトランジスタ数はＣＭＯ３回路で１６
個である。 第１１図に、タイプ２レジスタセルを用いたレジスタフ
ァイルの構成例を示す。２４０はレジスタＲＯ１２４１
はレジスタＲ１，２４２はレジスタＲ２，２４３はレジ
スタＲ３を表わす。それぞれのレジスタの構成は同一で
ある。 レジスタＲＯはタイプ２レジスタセル５０’５１’ 、
５２’ 、５３’から構成されている。タイプ２レジス
タセル５０’ 、５１’ 、５２’ 、５３′はそれぞ
れバスＢＡの第０−３ビツト（ＢＡ−Ｂ Ａ、）および
バスＢｆ７）第０−３ビツト（ＢＢ−ＢＢ３）に接続さ
れている。 第１２図に、第１１図で示されるレジスタファイルの制
御回路を示す。この制御回路は、タイプ２デコーダ２１
０．２１１．タイプ３デコーダ２１２，２１３およびフ
ィールド書き込み可能回路１６４から成っている。タイ
プ２デコーダ２１０゜２１１の入力信号および出力信号
は、第９図で示されるタイプ２デコード回路１０と同様
であり、その動作は第１６図の真理値表に従う。 タイプ３デコード回路２１２の入力信号はＲｄＡＳＥＬ
Ｏ信号、ＲｄＡ Ｓ Ｅ Ｌ １信号、ＲｄＡ Ｓ Ｔ
Ｂ倍信号クロックφ□、およびフィールド書き込み可能
回路１６４からの出力である。タイプ３デコード回路の
出力信号は、ＲｃｌＡ ＲＯ信号、ＲｄＡＲＯ３信号、
ＲｄＡＲ１信号、ＲｄＡＲＩＳ信号、ＲｄＡＲ２信号、
ＲｄＡ Ｒ２Ｓ信号、ＲｄＡＲ３信号、ＲｄＡ Ｒ３Ｓ
信号、ＲｄＢＲＯ信号、ＲｄＢＲＯＳ信号、ＲｄＢＲ１
信号、ＲｄＢＲＩＳ信号、ＲｄＢＲ２信号、ＲｄＢ Ｒ
２Ｓ信号、ＲｄＢＲ３信号、ＲｄＢ Ｒ３Ｓ信号である
。タイプ３デコード回路の真理値表を第１７図に示す。 第１７図の真理値表を実現するタイプ３のデコード回路
の一例を第１３図に示す。第１３図の回路はＣＭＯ５回
路で７８トランジスタで構成される。 第１０〜１３図で示されるレジスタを有するマイクロプ
ロセッサの例を第１４図に示す。第１．４．６図で示さ
れる実施例との違いは、（１）タイプ２レジスタセル（
第１０図）を用いている、（２）１個の欠陥救済情報記
憶回路１９０を用いている、という点である。レジスタ
ファイル５１０′のテスト法は、第１の実施例と同様に
、マイクロプロセッサの命令を用いておこなうことがで
きる。あるいは、チップ内部にテストプログラムを内蔵
する方法も可能である。 テストの結果、レジスタＲＯ１Ｒ１、Ｒ２，Ｒ３に故障
がなければ、欠陥救済情報記憶回路１９０には、書き込
みがおこなわれず、ローレベルを８力する。 テストの結果、レジスタＲＯ，Ｒ１，Ｒ２、Ｒ３の１個
以上に故障が生じた場合、欠陥救済情報記憶回路１９０
に書き込みがおこなわれる。第１４図で示される実施例
では、テストモードピン５２２にハイレベルを、高電圧
ピン５２３に高電圧（例えば１０）を印加すると、欠陥
救済情報記憶回路１９０に書き込みがおこなわれる。こ
の結果、タイプ２レジスタセルの第２の閉路が使用され
る。 第１４図のレジスタファイル５１０′とレジスタ制御回
路５０５′におけるトランジスタ数は、欠陥救済情報記
憶回路を除き、次の通りである。 すなわち、タイプ２レジスタセルが１６個、タイプ２デ
コーダ回路が２個、タイプ３デコーダ回路が２個なので
１６Ｘ１６＋２Ｘ４４＋２Ｘ７８＝５００ トランジス
タである。 第９図のレジスタファイルに比ベトランジスタ数で５０
０／３２０＝１．５６倍のオーバヘットである。 本発明の実施例では、４ビツトのレジスタが４個存在す
る場合の例を示した。しかし、レジスタのビット長およ
び、個数はこれに限定されるものではない。また、第１
の実施例では、冗長レジスタ数を１個としたが、２個以
上設けることも可能である。 【発明の効果】 以上のように、本発明によれば、集積回路の一部に故障
が生じた場合でも、その故障を回避することが可能とな
り、集積回路の歩留り向上に効果がある。
第１図、第４図、第６図、第１４図は本発明の実施例に
よるマイクロプロセッサの回路ブロック図、第２図は従
来例のレジスタセル（タイプ１）の回路図、第３図、第
５図は欠陥救済情報記憶回路の実施例の回路図、第７図
、第１１図は冗長レジスタを有するレジスタファイルの
実施例の回路ブロック図、第８図は第７図のレッジスタ
フアイルの制御回路の実施例を示す回路ブロック図、第
９図は冗長のないレジスタファイルとその制御回路の例
を示す回路ブロック図、第１０図は本発明の実施例のレ
ジスタセルの（タイプ２）を示す回路図、第１２図は第
１１図のレッジスタフアイルの制御回路の実施例を示す
回路ブロック図、第１３図は本発明の実施例のタイプ３
のデコード回路を示す回路図、 第１５図、 第１６図、 第１７図は デコード回路の真理値表を示す図である。
よるマイクロプロセッサの回路ブロック図、第２図は従
来例のレジスタセル（タイプ１）の回路図、第３図、第
５図は欠陥救済情報記憶回路の実施例の回路図、第７図
、第１１図は冗長レジスタを有するレジスタファイルの
実施例の回路ブロック図、第８図は第７図のレッジスタ
フアイルの制御回路の実施例を示す回路ブロック図、第
９図は冗長のないレジスタファイルとその制御回路の例
を示す回路ブロック図、第１０図は本発明の実施例のレ
ジスタセルの（タイプ２）を示す回路図、第１２図は第
１１図のレッジスタフアイルの制御回路の実施例を示す
回路ブロック図、第１３図は本発明の実施例のタイプ３
のデコード回路を示す回路図、 第１５図、 第１６図、 第１７図は デコード回路の真理値表を示す図である。
Claims (1)
- 【特許請求の範囲】 １、少なくとも演算器と複数のバスとアドレス信号を出
力する手段とデータの入出力をおこなう手段を有するマ
イクロプロセッサであって、データを記憶するｎ個のレ
ジスタと、１個以上の冗長レジスタと、どのレジスタに
故障が存在するかを記憶する手段と、前記故障レジスタ
を記憶する手段の値に従って前記ｎ個のレジスタの選択
信号を前記冗長レジスタ選択信号に切り換える手段を有
するマイクロプロセッサ。 ２、請求範囲第１項のマイクロプロセッサであって、マ
イクロプロセッサの命令を用いてレジスタの故障を検出
するマイクロプロセッサ。 ３、請求範囲第１項のマイクロプロセッサであって、マ
イクロプロセッサの内部に記憶されたプログラムによっ
てレジスタの故障を検出し、故障レジスタを記憶する手
段に書き込みをおこなうマイクロプロセッサ。 ４、少なくとも演算器と複数のバスとアドレス信号を出
力する手段とデータの入出力をおこなう手段を有するマ
イクロプロセッサであって、データを記憶するｎ個のレ
ジスタと、前記ｎ個のレジスタのそれぞれに冗長レジス
タを設け、前記データを記憶するｎ個のレジスタに故障
が存在するかを記憶する手段を有し、前記記憶する手段
の値に従って前記ｎ個のレジスタの選択信号を前記冗長
レジスタ選択信号に切り換える手段を有するマイクロプ
ロセッサ。 ５、請求範囲第４項のマイクロプロセッサであって、マ
イクロプロセッサの命令を用いてレジスタの故障を検出
するマイクロプロセッサ。 ６、請求範囲第４項のマイクロプロセッサであって、マ
イクロプロセッサの内部に記憶されたプログラムによっ
てレジスタの故障を検出し、故障レジスタを記憶する手
段に書き込みをおこなうマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110038A JPH0410033A (ja) | 1990-04-27 | 1990-04-27 | 冗長レジスタを有するマイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110038A JPH0410033A (ja) | 1990-04-27 | 1990-04-27 | 冗長レジスタを有するマイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410033A true JPH0410033A (ja) | 1992-01-14 |
Family
ID=14525538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110038A Pending JPH0410033A (ja) | 1990-04-27 | 1990-04-27 | 冗長レジスタを有するマイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007099321A (ja) * | 2005-09-30 | 2007-04-19 | Sekisui Plastics Co Ltd | 運搬用容器 |
-
1990
- 1990-04-27 JP JP2110038A patent/JPH0410033A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007099321A (ja) * | 2005-09-30 | 2007-04-19 | Sekisui Plastics Co Ltd | 運搬用容器 |
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