JPS59920B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明はリフレッシュ動作を必要とする半導体記憶素
子を用いた半導体記憶装置に関し、特に半導体記憶素子
制御信号の検査方法の改良に関するものである。

一般にリフレッシュを必要とする半導体記憶素子におい
ては、データの読み出し、書き込みおよびリフレッシュ
の各動作モードの相違はｌないし２本の制御信号がオン
であるかオフであるかだけである。

したがつてこのような半導体記憶素子を使用した半導体
記憶装置においては、論理回路の誤動作により簡単に動
作モードが変わつてしまう。例えば、アドレス信号をロ
ウアドレス信号とカラムアドレス信号に時分割多重化し
て入力し、ロウアドレスストローブ信号によりロウアド
レス信号を、引続いてカラムアドレスストローブ信号に
よりカラムアドレス信号を取り込み、リフレッシュ時に
はロウアドレス信号とロウアドレスストローブ信号だけ
を必要とする型の半導体記憶素子では各動作モードとロ
ウアドレスストローブ信号、カラムアドレスストローブ
信号の関係は下記の如きである。ここで、間歇的な誤動
作によりデータ書き込みモードのカラムアドレスストロ
ーブ信号がオンしなかつた場合について考えてみると、
これはリフレッシュモードであり、データ書き込みモー
ドがリフレッシュモードに変わつたことになる。

この時の記憶装置としての動作は、書き込みモードでデ
ータを書き替えたつもりが実際には以前に書き込まれた
データがリフレツシユされただけでそのまま残つており
、次に読み出した時のデータは古いデータとなる。しか
し、古いデータであつても、それが書き込まれた時には
奇偶検査用ビツト等の冗長ビツトは書き込みデータから
発生されたものであるため、上記の読み出し時にはデー
タの奇偶検査等ではエラーとして検出できない。つまり
データが化けてしまうことになる。このような誤動作に
対して、従来は何も検査していないか、または検査する
場合にも、各制御信号の２重化による比較検査、特定の
信号群に対する奇偶検査用信号の付加と奇偶検査等の方
法が使用され、いずれも信号数の増加、論理回路の増加
を招いていた。

そこでこの発明の目的とするところは、前記の如き従来
の問題点を除去するものであり、検査用信号を付加する
ことなく、基本的に必要なロウアドレスストローブ信号
とカラムアドレスストローブ信号だけで奇偶検査を行な
えるという効果を有する半導体記憶装置を提供すること
にある。

この発明の特徴とするところは、例えば、半導体記憶素
子を駆動するロウアドレスストローブ信号とカラムアド
レスストローブ信号を、データの読み出し、書き込み、
およびリフレツシユの各動作モードに渡つて、検査用信
号を付加することなく奇偶検査を行なうために、データ
幅方向に半導体記憶素子を任意数配置した半導体記憶素
子列を偶数個配置し、データの読み出し、書き込み時に
はロウアドレスストローブ信号とカラムアドレスストロ
ーブ信号を各１本、選択された半導体記憶素子列に送出
し、リフレツシユ時にはアドレス方向に偶数個配置され
た半導体記憶素子全てに同時にロウアドレスストローブ
信号だけを送出するようにし、いかなる動作モードにお
いてもロウアドレスストローブ信号とカラムアドレスス
トローブ信号を合わせると、送出される信号数が偶数に
なるように構成することである。次に本発明の実施例に
つき、図面を用いて詳細に説明する。

第１図は本発明の一実施例である半導体記憶装置のプロ
ツク図、第２図は各信号のタイムチヤートを示すもので
ある。

タイミング発生回路１は、データの読み出し、書き込み
時にはロウアドレスストローブタイミング信号１１とカ
ラムアドレスストローブタイミング信号１２の両方を出
力し、リフレツシユ時にはロウアドレスストローブタイ
ミング信号１１だけを出力する。

ロウアドレスストローブタイミング信号１１とカラムア
ドレスストローブタイミング信号１２はアドレスデコー
ダ回路２に印加され、４個配置された半導体記憶素子列
３〜６の内、１列だけを選択するための列選択アドレス
信号１３，１４によりロウアドレスストローブ信号１５
〜１８、カラムアドレスストローブ信号１９〜２２の各
４本に分配される。分配された信号は半導体記憶素子列
３〜６に接続されるとともに、奇偶検査回路７にも接続
される。なお、半導体記憶素子列３〜６の各々は、Ｍワ
ードＸｎビツトの半導体記憶素子をＮ個使用してＭワー
ドＸｎＮビツトの記憶容量を構成したものであり、デー
タの読み出し、書き込みはＮ個同時に行なわれる。

したがつてデータの読み出し、書き込み幅はＮＮビツト
となる。ここでは、この半導体記憶素子列を４個配置し
、４ＭワードＸｎＮビツトの記憶容量を構成している。
したがつて、データの読み出し、書き込み時には４個の
内の選択された半導体記憶素子列に接続されているロウ
アドレスストローブ信号とカラムアドレスストローブ信
号だけが出力される。また、リフレツシユについてはリ
フレツシユ動作中はデータの読み出し、書き込み動作は
できないため、リフレツシユ動作に費される時間を減少
させる目的で、全ての半導体記憶素子列、したがつて、
全ての半導体記憶素子を同時にリフレツシユする方法が
用いられている。

ここでも、リフレツシユは全ての半導体記憶素子列３〜
６を同時にリフレツシユするものとし、リフレツシユ時
には全ての半導体記憶素子列３〜６にそれぞれロウアド
レスストローブ信号１５〜１８が同時に出力され、カラ
ムアドレスストローブ信号１９〜２２は出力されないも
のとする。次に、データの読み出し、書き込み時とリフ
レツシユ時についてロウアドレスストローブ信号１５〜
１８とカラムアドレスストローブ信号１９〜２２の出力
状態について説明する。

先ず、データの読み出し、書き込み時にはタイミング発
生回路１からロウアドレスストローブタイミング信号１
１とカラムアドレスストローブタイミング信号１２が出
力される。

次にアドレスデコーダ回路２で列選択アドレス信号１３
，１４により半導体記憶素子列３〜６の内のいずれか１
列、例えば半導体記憶素子列３が選択された場合には、
ロウアドレスストローブ信号１５とカラムアドレススト
ローブ信号１９が出力され、半導体記憶素子列６が選択
された場合にはロウアドレスストローブ信号１８とカラ
ムアドレスストローブ信号２２が出力される。従つて、
データの読み出し、書き込み時には常にロウアドレスス
トローブ信号とカラムアドレスストローブ信号が各１本
ずつ、合計２本が出力されることになる。次に、リフレ
ツシユ時にはタイミング発生回路１からロウアドレスス
トローブタイミング信号１１だけが出力され、アドレス
デコーダ回路２でロウアドレスストローブ信号１５〜１
８の４本に同時に出力される。

以上のように、いずれの動作モードにおいても正常動作
時にはロウアドレスストローブ信号１５〜１８とカラム
アドレスストローブ信号１９〜２２の合計８本の内、同
時に出力されるのは偶数本であり、これを奇偶検査回路
７で検査することにより、奇数本出力された場合は何ら
かの誤動作として検出することができる。

第３図は本発明の他の実施例を示すもので、第１図と同
一符号のものは同一のものを示す。

前記実施例との構成上の相違は、カラムアドレスストロ
ーブタイミング信号１２をアドレスデコード回路２に接
続し、列選択アドレス信号１３，１４により分配するこ
となく、直接半導体記憶素子全てに接続することである
。これは、通常のアドレス信号を時分割多重化して入力
する型の半導体記憶素子においては、カラムアドレスス
トローブ信号は記憶素子内部でロウアドレスストローブ
信号によつてゲートされており、記憶素子にカラムアド
レスストローブ信号だけを印加してもその記憶素子は何
らの動作もしない。したがつて、上記の如くカラムアド
レスストローブ信号は全ての記憶素子に同時に印加され
るように接続しておき、ロウアドレスストローブ信号の
みによつて記憶素子列を選択することが可能となる。本
実施例の動作は、データの読み出し、書き込み時には列
選択アドレス信号１３，１４によりロウアドレスストロ
ーブ信号１５〜１８の内の１本とカラムアドレスストロ
ーブタイミング信号１２が出力され、リフレツシユ時に
はロウアドレスストローブ信号１５〜１８が同時に出力
される。

したがつて、正常動作時にはロウアドレスストローブ信
号１５〜１８の４本とカラムアドレスストローブタイミ
ング信号１２の合計５本の内、同時に出力されるのは偶
数本であり、これを奇偶検査回路７で検査することによ
り、誤動作を検出することができる。以上の実施例にお
いては、半導体記憶素子列は４個の場合を説明したが、
これに限定されることなく、偶数列であればこれを制限
するものではない。

また、ロウアドレスストローブタイミング信号１１、ロ
ウアドレスストローブ信号１５〜１８、カラムアドレス
ストローブタイミング信号１２、カラムアドレスストロ
ーブ信号１９〜２２の途中にバツフア回路等のいかなる
論理回路を挿入することも、これを制限するものではな
い。

また、カラムアドレスストローブタイミング信号１２に
ついては、列選択アドレス信号１３，１４により分配す
る方法と、カラムアドレスストローブタイミング信号１
２を直接各半導体記憶素子列に接続する方法を示したが
、奇偶検査回路７の入力信号の総和が正常動作時におい
ては常に偶数本となるよう構成されれば、デコードの有
無にかかわらず分配本数は制限されない。以上述べた如
き構成であるから本発明にあつては、次の如き効果を得
ることができる。

１．いかなる動作モードにおいても正常動作時にはロウ
アドレスストローブ信号とカラムアドレスストローブ信
号の両方を合わせて同時に出力される信号数が偶数にな
るよう構成したので検査用信号を付加することなく奇偶
検査を行なうことができる。

２．検査用信号が必要ないので、信号数および論理回路
数の増加を最少限におさえることができる。

３．検査用信号を付加することなく、半導体記憶素子の
入力を奇偶検査可能としたので、記憶素子の入力を検査
するだけで、タイミング発生面路、アドレスデコーダ等
の論理回路の誤動作をまとめて検出することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体記憶装置のプロ
ツク図、第２図は第１図の各部信号のタイムチヤート、
第３図は本発明の他の実施例を示す半導体記憶装置のプ
ロツク図である。 符号の説明、１・・・・・・タイミング発生回路、２・
・・・・・アドレスデコーダ回路、３〜６・・・・・・
半導体記憶素子列、７・・・・・・奇偶検査回路、１１
・・・・・・ロウアドレスストローブタイミング信号、
１２・・・・・・カラムアドレスストローブタイミング
信号、１３，１４・・・・・・列選択アドレス信号、１
５〜１８・・・・・・ロウアドレスストローブ信号、１
９〜２２・・・・・・カラムアドレスストローブ信号。

Claims (1)

【特許請求の範囲】
1. １ 読み出し、書き込み時にはロウアドレスストローブ
   信号とカラムアドレスストローブ信号の両方が与えられ
   、リフレッシュ時には前記両信号のうちのロウアドレス
   ストローブ信号だけが与えられる半導体記憶素子を使用
   した半導体記憶装置において、前記半導体記憶素子をデ
   ータ幅方向に任意数配置して前記両信号の信号線を共通
   に接続した半導体記憶素子列を偶数個配置し、読み出し
   、書き込み時には１個の選択された前記半導体記憶素子
   列にだけロウアドレスストローブ信号とカラムアドレス
   ストローブ信号の両方を与え、リフレッシュ時には全て
   の半導体記憶素子列にロウアドレスストローブ信号を与
   え、正常動作時には前記読み出し、書き込み及びリフレ
   ッシュのうちのいかなる動作モードでも、与えられるロ
   ウアドレスストローブ信号とカラムアドレスストローブ
   信号の両方を合わせた信号数が偶数になるようにしたこ
   とを特徴とした半導体記憶装置。