JPS5992546A - バイポ−ラ集積回路装置 - Google Patents
バイポ−ラ集積回路装置Info
- Publication number
- JPS5992546A JPS5992546A JP57201957A JP20195782A JPS5992546A JP S5992546 A JPS5992546 A JP S5992546A JP 57201957 A JP57201957 A JP 57201957A JP 20195782 A JP20195782 A JP 20195782A JP S5992546 A JPS5992546 A JP S5992546A
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- JP
- Japan
- Prior art keywords
- type
- region
- buried layer
- groove
- semiconductor
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、高集積化したバイポーラ集積回路装置（以
下、バイポーラＩＣという）に関する。
下、バイポーラＩＣという）に関する。
メモリあるいはロジックを構成するバイポーラＩＣにあ
っては、半導体基板の一面にそれとけ逆導電型の半導体
層を有する半導体母体があり、この半導体母体上の半導
体層は、側面が分離領域によって、底面が埋込み層と前
記半導体基板とのＰＮ接合によってそれぞれ電気的に分
離され複数の素子形成領域に区画されており、この素子
形成領域内にバイポーラトランジスタその他の半導体素
子が形成されていた。そして従来一般に、前記分離領域
としては、前記半導体母体の選択酸化による酸化膜が利
用されていた。
っては、半導体基板の一面にそれとけ逆導電型の半導体
層を有する半導体母体があり、この半導体母体上の半導
体層は、側面が分離領域によって、底面が埋込み層と前
記半導体基板とのＰＮ接合によってそれぞれ電気的に分
離され複数の素子形成領域に区画されており、この素子
形成領域内にバイポーラトランジスタその他の半導体素
子が形成されていた。そして従来一般に、前記分離領域
としては、前記半導体母体の選択酸化による酸化膜が利
用されていた。
ところが、この選択酸化による酸化膜には、酸化膜が素
子形成領域にくい込むという現象、いわゆるバーズビー
クが発生するため、集積度向上の点で限界があるといわ
れている。
子形成領域にくい込むという現象、いわゆるバーズビー
クが発生するため、集積度向上の点で限界があるといわ
れている。
そこで最近、新たな誘電体分離方法が注目され開発され
つつある。その技術は、ドライエツチング、特にサイド
エツチングの少ない反応性イオンエツチングを利用した
ものであり、前記分離領域を、そのエツチング技術によ
る溝と、その溝を埋めるポリシリコンあるいは２酸化シ
リコン等の埋込み材料とによって構成するというもので
ある。
つつある。その技術は、ドライエツチング、特にサイド
エツチングの少ない反応性イオンエツチングを利用した
ものであり、前記分離領域を、そのエツチング技術によ
る溝と、その溝を埋めるポリシリコンあるいは２酸化シ
リコン等の埋込み材料とによって構成するというもので
ある。
ところで、このような新たな技術にあっては、前記反応
性イオンエツチング等のドライエツチングが優れた異方
性エツチング特性をもつこと、および電気的に良好な分
離特性を得ることなどを考慮してか、前記分離領域は埋
込み層を貫く程度に専ら深く形成されていた。
性イオンエツチング等のドライエツチングが優れた異方
性エツチング特性をもつこと、および電気的に良好な分
離特性を得ることなどを考慮してか、前記分離領域は埋
込み層を貫く程度に専ら深く形成されていた。
しかしながら、反応性イオンエツチング等は、イオンを
加速させてその物理的衝撃によってエツチングする技術
が必ず併用されるため、前記溝形成のためのエツチング
時に半導体母体に結晶欠陥を発生しやすく、その発生率
は溝の深さが大きくなるほど高くなり、少なからず素子
の特性に悪影響を生じるおそれがあることが判明した。
加速させてその物理的衝撃によってエツチングする技術
が必ず併用されるため、前記溝形成のためのエツチング
時に半導体母体に結晶欠陥を発生しやすく、その発生率
は溝の深さが大きくなるほど高くなり、少なからず素子
の特性に悪影響を生じるおそれがあることが判明した。
またそれのみならず、溝が深い場合には、エツチング処
理時間がそれだけ長くなること、あるいは選択比の高い
、つまりエツチングに対してマスク性の大きいマスク材
料を選択しなければならず、マスク材料の選択幅が狭く
なること、さらには溝埋め込み後における平坦化処理が
面倒になること等の付随した問題も発生する。
理時間がそれだけ長くなること、あるいは選択比の高い
、つまりエツチングに対してマスク性の大きいマスク材
料を選択しなければならず、マスク材料の選択幅が狭く
なること、さらには溝埋め込み後における平坦化処理が
面倒になること等の付随した問題も発生する。
したがって、この発明の目的は、前記溝をできるだけ浅
くすることにより、すなわち溝の深さを前記埋込み層の
上面位置に設定することにより、溝が深い場合に生ずる
上述した各種の問題を軽減することにある。
くすることにより、すなわち溝の深さを前記埋込み層の
上面位置に設定することにより、溝が深い場合に生ずる
上述した各種の問題を軽減することにある。
以下、添付図面を参照しながら、この発明の内容を明ら
かにする。
かにする。
第１図はこの発明によるバイポーラＩＣの一実施例を示
す断面図である。
す断面図である。
シリコン半導体母体１−は、Ｐ型のシリコン半導体基板
２の上にＮ＋型の埋込み層３とＮ−型のエピタキシャル
成長シリコン半導体層４とを有している。また、シリコ
ン半導体母体１には、前述した反応性イオンエツチング
等を利用して形成した分離領域５がある。この分離領域
５はＮ＋型の埋込み層３を囲み、かつその深さが埋込み
層３の上面位置に設定されており、その下にはＰ＋型の
チャンネルストッパ６が埋め込まれている。この場合、
分離領域５は、反応性イオンエツチングによって形成さ
れた溝７と、その溝７内の表面に形成３− されたシリコン酸化膜８−窒化シリコン膜９と。
２の上にＮ＋型の埋込み層３とＮ−型のエピタキシャル
成長シリコン半導体層４とを有している。また、シリコ
ン半導体母体１には、前述した反応性イオンエツチング
等を利用して形成した分離領域５がある。この分離領域
５はＮ＋型の埋込み層３を囲み、かつその深さが埋込み
層３の上面位置に設定されており、その下にはＰ＋型の
チャンネルストッパ６が埋め込まれている。この場合、
分離領域５は、反応性イオンエツチングによって形成さ
れた溝７と、その溝７内の表面に形成３− されたシリコン酸化膜８−窒化シリコン膜９と。
ポリシリコンあるいはシリコン酸化物などの絶縁材料か
らなる埋込み材料１０とによって構成されている。そこ
で、半導体母体１上の半導体層４は、側面が分離領域５
によって、底面が埋込み層３と半導体基板２とのＰＮ接
合によってそれぞれ電気的に分離されている。
らなる埋込み材料１０とによって構成されている。そこ
で、半導体母体１上の半導体層４は、側面が分離領域５
によって、底面が埋込み層３と半導体基板２とのＰＮ接
合によってそれぞれ電気的に分離されている。
こうして分離された素子形成領域には、表面からＮ＋型
のエミッタ領域１１、Ｐ型のベース領域１２（低抵抗の
外部領域１２ａと高抵抗の内部領域１２Ｎ）とからなる
）およびＮ型のコレクタ領域１３の順に配置されたバイ
ポーラトランジスタが形成されている。これら各領域１
１，１２，１３には、アルミニウム電極１４，１５．１
６が形成されているが、エミッタ領域１１については、
シリコンに対するアルミニウムのくい込みを防止するた
め下層にポリシリコン層１７が設けられている。また、
コレクタ領域１３の電極引出し部分１８は、コレクタコ
ンタクト分離領域１９によってベース領域１２に対して
分離されている。この４− コレクタコンタクト分離領域１９は、前記分離領域５と
同様に、溝７、シリコン酸化膜８−窒化シリコン膜９お
よび埋込み材料１０からなる。なお、２０は選択酸化に
よる酸化膜、２１は窒化シリコン等のパッシベーション
膜である。
のエミッタ領域１１、Ｐ型のベース領域１２（低抵抗の
外部領域１２ａと高抵抗の内部領域１２Ｎ）とからなる
）およびＮ型のコレクタ領域１３の順に配置されたバイ
ポーラトランジスタが形成されている。これら各領域１
１，１２，１３には、アルミニウム電極１４，１５．１
６が形成されているが、エミッタ領域１１については、
シリコンに対するアルミニウムのくい込みを防止するた
め下層にポリシリコン層１７が設けられている。また、
コレクタ領域１３の電極引出し部分１８は、コレクタコ
ンタクト分離領域１９によってベース領域１２に対して
分離されている。この４− コレクタコンタクト分離領域１９は、前記分離領域５と
同様に、溝７、シリコン酸化膜８−窒化シリコン膜９お
よび埋込み材料１０からなる。なお、２０は選択酸化に
よる酸化膜、２１は窒化シリコン等のパッシベーション
膜である。
以上述べたバイポーラＩＣは、エミッタ領域１１とベー
ス領域１２とがセルファライン可能な槽造であり、素子
サイズの縮小による集積度の向上とともに、それに伴な
うスイッチング時間の短縮化等の性能向上を図ることが
できるという利点をも有する。
ス領域１２とがセルファライン可能な槽造であり、素子
サイズの縮小による集積度の向上とともに、それに伴な
うスイッチング時間の短縮化等の性能向上を図ることが
できるという利点をも有する。
そこで次に、第１図に示すバイポーラＩＣを得るのに好
適な製造方法について説明する。
適な製造方法について説明する。
まず、Ｐ型シリコン半導体基板２の表面に、公知の方法
によりＮ＋型の埋込み層３を選択的に形成し、ついで半
導体基板２上に厚さ１〜２μｍ程度のＮ−型のエピタキ
シャル成長シリコン半導体層４を堆積する。こうして得
たものがシリコン半導体母体１である。この半導体母体
１の表面を酸化することによって厚さ１００〜２５０Ａ
のシリコン酸化膜２０１−１その上に窒化シリコン膜２
１−１−を形成し、ついで窒化シリコン膜２１−１のう
ち、エミッタ部１１−、コレクタ引出し部１−８および
分離領域５を除く部分を選択的に除去した後、その窒化
シリコン膜２１−１−をマスクとした選択酸化技術によ
って、シリコン半導体母体１の表面に厚さ数百〜２００
ＯＡ程度の酸化膜２０を形成する（第２Ａ図）。
によりＮ＋型の埋込み層３を選択的に形成し、ついで半
導体基板２上に厚さ１〜２μｍ程度のＮ−型のエピタキ
シャル成長シリコン半導体層４を堆積する。こうして得
たものがシリコン半導体母体１である。この半導体母体
１の表面を酸化することによって厚さ１００〜２５０Ａ
のシリコン酸化膜２０１−１その上に窒化シリコン膜２
１−１−を形成し、ついで窒化シリコン膜２１−１のう
ち、エミッタ部１１−、コレクタ引出し部１−８および
分離領域５を除く部分を選択的に除去した後、その窒化
シリコン膜２１−１−をマスクとした選択酸化技術によ
って、シリコン半導体母体１の表面に厚さ数百〜２００
ＯＡ程度の酸化膜２０を形成する（第２Ａ図）。
次に、分離領域５およびコレクタ引出し部１８の窒化シ
リコン膜２１１をエツチングにより部分的に除去し、つ
いで露出した下層のシリコン酸化膜２０１をもエツチン
グした後、ホトレジスト２２をマスクとしてエピタキシ
ャル成長シリコン半導体層４を反応性イオンエツチング
処理する。
リコン膜２１１をエツチングにより部分的に除去し、つ
いで露出した下層のシリコン酸化膜２０１をもエツチン
グした後、ホトレジスト２２をマスクとしてエピタキシ
ャル成長シリコン半導体層４を反応性イオンエツチング
処理する。
この場合、分離領域５の部分の溝７については、今まで
少なくとも埋込み層３を貫く程度に深くエツチングして
いたが、ここでは埋込み層３の上面位置まで、たとえば
深さ０．５〜１．５μｍ程度とする（第２Ｂ図）。
少なくとも埋込み層３を貫く程度に深くエツチングして
いたが、ここでは埋込み層３の上面位置まで、たとえば
深さ０．５〜１．５μｍ程度とする（第２Ｂ図）。
この反応性イオンエツチング後、残存するシリコン酸化
膜２０を部分的に除去してから、シリコン半導体母体１
−の表面全体を酸化することによって、シリコンの露出
面に厚さ数百Ａ程度の薄い酸化膜８を形成する。そして
、シリコン半導体母体１の全体にイオン打込み法によっ
てボロン等のＰ型の不純物を導入する。このイオン打込
み時、表面の部分的な窒化シリコン膜２１−１はマスク
となり、したがって、分離領域５の部分にＰ＋型のチャ
ンネルストッパ６、素子形成領域の部分に外部ベース領
域１２ａが形成される（第２Ｃ図）。
膜２０を部分的に除去してから、シリコン半導体母体１
−の表面全体を酸化することによって、シリコンの露出
面に厚さ数百Ａ程度の薄い酸化膜８を形成する。そして
、シリコン半導体母体１の全体にイオン打込み法によっ
てボロン等のＰ型の不純物を導入する。このイオン打込
み時、表面の部分的な窒化シリコン膜２１−１はマスク
となり、したがって、分離領域５の部分にＰ＋型のチャ
ンネルストッパ６、素子形成領域の部分に外部ベース領
域１２ａが形成される（第２Ｃ図）。
次に、シリコン半導体母体１の表面全体にＣＶＤ法によ
って厚さ１５００Ａ程度の窒化シリコン膜９を形成した
後、さらにＣＶＤ法によってポリシリコンあるいは２酸
化シリコン等の埋込み材料１０を堆積し、溝７を埋め込
む。埋込み材料１０の堆積量は溝７の深さ程度であり、
溝７が比較的浅いので、それだけ処理時間も短くてすむ
（第２Ｄ図）。この後、シリコン半導体母体１の表面に
ホトレジストあるいはスピン・オン・ガラス等の表面平
坦化材料２３を流し、半導体母体１の表面を７− 平坦化処理してから、全体をプラズマエツチングするこ
とによって、余分な埋込み材料１ｏを除去する。
って厚さ１５００Ａ程度の窒化シリコン膜９を形成した
後、さらにＣＶＤ法によってポリシリコンあるいは２酸
化シリコン等の埋込み材料１０を堆積し、溝７を埋め込
む。埋込み材料１０の堆積量は溝７の深さ程度であり、
溝７が比較的浅いので、それだけ処理時間も短くてすむ
（第２Ｄ図）。この後、シリコン半導体母体１の表面に
ホトレジストあるいはスピン・オン・ガラス等の表面平
坦化材料２３を流し、半導体母体１の表面を７− 平坦化処理してから、全体をプラズマエツチングするこ
とによって、余分な埋込み材料１ｏを除去する。
この平坦化処理後、表面の窒化シリコン膜を除去してか
ら、コレクタ引出し部１８の抵抗低減のためホトレジス
ト２２１をマスクとして、そのコレクタ引出し部１８に
リンをイオン打込みする（第２Ｅ図）。
ら、コレクタ引出し部１８の抵抗低減のためホトレジス
ト２２１をマスクとして、そのコレクタ引出し部１８に
リンをイオン打込みする（第２Ｅ図）。
次に、ベース内部領域１２ｂ形成のための、ボロンのイ
オン打込みおよび打込み後のアニール処理、そしてエミ
ッタ領域１．１形成のための、ヒ素のイオン打込みおよ
び打込み後のアニール処理の各処理を行ない（第２Ｆ図
）、その後、公知の方法によって電極等の取出しを行な
って、前述した第１図に示したバイポーラＩＣを完成す
る。ここで、エミッタ領域１１およびベース内部領域１
２Ｎ）については、比較的厚い酸化膜２ｏをイオン打込
みに対するマスクとして併用できるので、両者のセルフ
ァラインが可能である。
オン打込みおよび打込み後のアニール処理、そしてエミ
ッタ領域１．１形成のための、ヒ素のイオン打込みおよ
び打込み後のアニール処理の各処理を行ない（第２Ｆ図
）、その後、公知の方法によって電極等の取出しを行な
って、前述した第１図に示したバイポーラＩＣを完成す
る。ここで、エミッタ領域１１およびベース内部領域１
２Ｎ）については、比較的厚い酸化膜２ｏをイオン打込
みに対するマスクとして併用できるので、両者のセルフ
ァラインが可能である。
以上のように、この発明にあっては、分離領域８−
５の部分の溝７を、埋込み層３の上面位置程度の深さに
設定しているので、溝７が深い場合に生ずる、結晶欠陥
の発生、プロセスの煩雑化等の各種の問題を軽減するこ
とができるという優れた効果を得ることができる。
設定しているので、溝７が深い場合に生ずる、結晶欠陥
の発生、プロセスの煩雑化等の各種の問題を軽減するこ
とができるという優れた効果を得ることができる。
第１図はこの発明の一実施例を示すバイポーラＩＣの断
面図、 第２Ａ〜第２Ｆ図は第１図に示すバイポーラＩＣの製造
方法を示す工程図である。
面図、 第２Ａ〜第２Ｆ図は第１図に示すバイポーラＩＣの製造
方法を示す工程図である。
Claims (1)
- Ｉ、半導体基板の一面にそれとは逆導電型の半導体層を
有する半導体母体があり、この半導体母体上の半導体層
は、側面が分離領域によって、底面が埋込み層と前記半
導体基板とのＰＮ接合によってそれぞれ電気的に分離さ
れ複数の素子形成領域に区画されており、この素子形成
領域内にバイポーラトランジスタを具備するバイポーラ
集積回路装置であって、前記分離領域が前記半導体母体
の表面の溝と、その溝を埋める埋込み材料とによって構
成されたものにおいて、前記分離領域の深さが前記埋込
み層の上面位置に設定されていることを特徴とするバイ
ポーラ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201957A JPS5992546A (ja) | 1982-11-19 | 1982-11-19 | バイポ−ラ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57201957A JPS5992546A (ja) | 1982-11-19 | 1982-11-19 | バイポ−ラ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992546A true JPS5992546A (ja) | 1984-05-28 |
Family
ID=16449566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201957A Pending JPS5992546A (ja) | 1982-11-19 | 1982-11-19 | バイポ−ラ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992546A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121354A (ja) * | 1984-11-19 | 1986-06-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置 |
| US4907063A (en) * | 1983-10-14 | 1990-03-06 | Hitachi, Ltd. | Semiconductor body, and device formed therefrom, having grooves with silicon nitride on the groove surfaces |
| JPH0427141A (ja) * | 1989-12-20 | 1992-01-30 | Nec Corp | 半導体装置およびその製造方法 |
| JPH07302883A (ja) * | 1995-04-28 | 1995-11-14 | Nec Corp | 半導体装置 |
-
1982
- 1982-11-19 JP JP57201957A patent/JPS5992546A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907063A (en) * | 1983-10-14 | 1990-03-06 | Hitachi, Ltd. | Semiconductor body, and device formed therefrom, having grooves with silicon nitride on the groove surfaces |
| JPS61121354A (ja) * | 1984-11-19 | 1986-06-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置 |
| JPH0427141A (ja) * | 1989-12-20 | 1992-01-30 | Nec Corp | 半導体装置およびその製造方法 |
| JPH07302883A (ja) * | 1995-04-28 | 1995-11-14 | Nec Corp | 半導体装置 |
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