JPS59953A - Ｍｏｓ形半導体集積回路 - Google Patents
Ｍｏｓ形半導体集積回路Info
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- JPS59953A JPS59953A JP57110406A JP11040682A JPS59953A JP S59953 A JPS59953 A JP S59953A JP 57110406 A JP57110406 A JP 57110406A JP 11040682 A JP11040682 A JP 11040682A JP S59953 A JPS59953 A JP S59953A
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- Japan
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- pair
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- drain regions
- region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は並列接続された一対のＭＯＢ トランジスタ
によって各素子を構成するようにしたＭＯ８形半導体集
積回路に関する。
によって各素子を構成するようにしたＭＯ８形半導体集
積回路に関する。
第１図はＭＯＢ ）ランジスシによって構成され。
て゛いる差動増幅回路を示す。図において２個のＰチャ
ネルＭＯＢ ）ランジスタ１．２は差動対ｌを構成し、
また２個のＮチャネルＭＯ８）ランジスタ４，５は電流
ギラー回路ｉを構成している。
ネルＭＯＢ ）ランジスタ１．２は差動対ｌを構成し、
また２個のＮチャネルＭＯ８）ランジスタ４，５は電流
ギラー回路ｉを構成している。
そしてＭＯＢ ）ランジスタ１と４との接続点に設けら
れた出力端子１からは、ＭＯＢ ）ランジスタ１のｆ−
）電極に与えられている基準電圧ＶＲＥＦとＭＯＢ ト
ランジスタ２のダート電極に与えられる入力電圧ｖＩＮ
との差に応じた電圧７００丁が出力される。
れた出力端子１からは、ＭＯＢ ）ランジスタ１のｆ−
）電極に与えられている基準電圧ＶＲＥＦとＭＯＢ ト
ランジスタ２のダート電極に与えられる入力電圧ｖＩＮ
との差に応じた電圧７００丁が出力される。
ところで上記第１図に示すような差動増幅回路を集積化
する場合、各ＭＯ８）ランジスタの特性を一致させる目
的で、各ＭＯ８トランジスタ１ｖ２ｗ４＊５それぞれは
各一対のＭＯＢ トランジスタを並列接続して構成され
る。
する場合、各ＭＯ８）ランジスタの特性を一致させる目
的で、各ＭＯ８トランジスタ１ｖ２ｗ４＊５それぞれは
各一対のＭＯＢ トランジスタを並列接続して構成され
る。
第５図は第１図回路のＰチャネルＭＯ８）ランジスタ１
，２で構成された差動対重部分を実際に集積化した場合
の、従来の素子構造を示す／４′ターン平面図である。
，２で構成された差動対重部分を実際に集積化した場合
の、従来の素子構造を示す／４′ターン平面図である。
図においてＮ形の半導体基板１０上には拡散法によって
Ｐ形の一対のソース領域１１に、１１Ｂが形成されてい
る。上記一方のソース領域１１Ａの対向する２つの各辺
からそれぞれ所定の距離を保ち、このソース領域１１Ａ
をはさむように、Ｐ形の一対のドレイン領域１２に、１
２Ｂが形成されている。さらにこれと同様に、上記他方
のソース領域１１Ｂの対向する２つの各辺それぞれから
所定の距離を保ち、このソース領域１１Ｂをはさむよう
にＰ形の一対のドレイン領域１３に、１３Ｂが形成され
ている。なお、これらのソース領域１１人。
Ｐ形の一対のソース領域１１に、１１Ｂが形成されてい
る。上記一方のソース領域１１Ａの対向する２つの各辺
からそれぞれ所定の距離を保ち、このソース領域１１Ａ
をはさむように、Ｐ形の一対のドレイン領域１２に、１
２Ｂが形成されている。さらにこれと同様に、上記他方
のソース領域１１Ｂの対向する２つの各辺それぞれから
所定の距離を保ち、このソース領域１１Ｂをはさむよう
にＰ形の一対のドレイン領域１３に、１３Ｂが形成され
ている。なお、これらのソース領域１１人。
ＪＩＢおよびドレイン領域ｚ２Ａ＊ｘ２Ｂ＋Ｊ、９Ａ、
ＪＪＢは、通常、−回の拡散工程で同時に形成される。
ＪＪＢは、通常、−回の拡散工程で同時に形成される。
上記ソース領域１１人と一対のドレイン領域１２に、１
２Ｂそれぞれとの間の基板Ｕの地面上にはダート絶縁膜
１４Ａ。
２Ｂそれぞれとの間の基板Ｕの地面上にはダート絶縁膜
１４Ａ。
１４Ｂそれぞれが堆積形成され、同様に上記ソース領域
ＪＩＢと一対のドレイン領域１３Ａ。
ＪＩＢと一対のドレイン領域１３Ａ。
１３Ｂそれぞれとの間の基板上」の表面上にはｅ−）絶
縁膜１５ Ａ ｔ １５ Ｂそれぞれが堆積形成されて
いる。また上記一対のソース領域１１４゜ＪＩＢ相互間
には、一対のＰ形の拡散配線層１６１．１ｆｊＢが並行
して形成されている。
縁膜１５ Ａ ｔ １５ Ｂそれぞれが堆積形成されて
いる。また上記一対のソース領域１１４゜ＪＩＢ相互間
には、一対のＰ形の拡散配線層１６１．１ｆｊＢが並行
して形成されている。
上記ｆ−）絶縁膜１４Ａ上にはアルミニウムによるｆ−
ト電極Ｊ７Ａが堆積形成され、さらにこの電極Ｊ７Ａが
延長されてその先端部が上記一方の拡散配線層１６Ｂに
接続されている。
ト電極Ｊ７Ａが堆積形成され、さらにこの電極Ｊ７Ａが
延長されてその先端部が上記一方の拡散配線層１６Ｂに
接続されている。
これと同様に、上記残シの各ダート絶縁膜１４Ｂ。
１５に、１６Ｂ上にはアルミニウムによるダート電極１
７Ｂ、１７Ｃ，１７Ｄそれぞれが堆積形成され、さらに
これら各電極Ｊ７Ｂ、Ｊ７Ｃ。
７Ｂ、１７Ｃ，１７Ｄそれぞれが堆積形成され、さらに
これら各電極Ｊ７Ｂ、Ｊ７Ｃ。
Ｊ７Ｄが延長されて、電極１７Ｂおよび電極１７Ｃの先
端部が上記他方の拡散配線層１６Ａに接続され、電極Ｊ
７Ｄの先端部が上記一方の拡散配線層１６Ｂに接続され
ている。また上記拡散配線層１６に、１６Ｂそれぞれは
アルミニウムによる配線層１８に、１８Ｂそれぞれを介
して他の回路部分と接続されている。上記一対のドレイ
ン領域ＪＪＡと１３Ｂとはアルミニウムによる配線層１
８Ｃを介して接続・され、この配線層１８Ｃはさらに他
の回・路部分に接続されている。上記能の一対のドレイ
ン領域１２ＢとＪ、ＩＡとはアルミニウムによる他の配
線層１８Ｄを介して接続され、この配線層１８Ｄはさら
に他の回路部分に接続されている。上記一対のソース領
域１１ＡとＪＩＢとはアルミニウムによる配線層１８Ｅ
を介して接続され この配線層ＩＲＥは他の回路部分に
接続されている。
端部が上記他方の拡散配線層１６Ａに接続され、電極Ｊ
７Ｄの先端部が上記一方の拡散配線層１６Ｂに接続され
ている。また上記拡散配線層１６に、１６Ｂそれぞれは
アルミニウムによる配線層１８に、１８Ｂそれぞれを介
して他の回路部分と接続されている。上記一対のドレイ
ン領域ＪＪＡと１３Ｂとはアルミニウムによる配線層１
８Ｃを介して接続・され、この配線層１８Ｃはさらに他
の回・路部分に接続されている。上記能の一対のドレイ
ン領域１２ＢとＪ、ＩＡとはアルミニウムによる他の配
線層１８Ｄを介して接続され、この配線層１８Ｄはさら
に他の回路部分に接続されている。上記一対のソース領
域１１ＡとＪＩＢとはアルミニウムによる配線層１８Ｅ
を介して接続され この配線層ＩＲＥは他の回路部分に
接続されている。
この第２図のノ４’ターン平面図で示す回路では、図示
するように４個のＰチャネルＭＯ８）ランジスタ１９に
−，−１９０が集積化されていて、ＭＯＳトランジスタ
１９にと１９Ｄとが、またＭＯＳ ）ランジスタ１９Ｂ
と１９Ｃとがそれぞれ並列接続されて前記第１図回路の
差゛動対部分を構成している。上記４個のＭＯＳトラン
ジスタ１９Ａ〜１９Ｄにおいて、ＭＯＳトランジスタ１
９Ａと１９Ｄおよび１９Ｂと１９Ｃをそれぞれ並列接続
して用いるのは次のような理由からである。
するように４個のＰチャネルＭＯ８）ランジスタ１９に
−，−１９０が集積化されていて、ＭＯＳトランジスタ
１９にと１９Ｄとが、またＭＯＳ ）ランジスタ１９Ｂ
と１９Ｃとがそれぞれ並列接続されて前記第１図回路の
差゛動対部分を構成している。上記４個のＭＯＳトラン
ジスタ１９Ａ〜１９Ｄにおいて、ＭＯＳトランジスタ１
９Ａと１９Ｄおよび１９Ｂと１９Ｃをそれぞれ並列接続
して用いるのは次のような理由からである。
すなわち、一般に半導体基板（ウェハ）における不純物
濃度は一様ではなく、第３図に示すように同心円状の濃
度勾配を持っている。そして−°般に、この濃度勾配の
よシ中心点に近い方が濃度は高い。そこで前記第１図回
路の差動対し部分をそれぞれ１個のＭＯＳ ）ランジス
タで構成すると、この両ＭＯ８）ランジスタ形成部分の
基板の不純物濃度差が大きく異なる恐れがあり、これに
よｐ ＭＯＳ ）ランジスタのオン抵抗値や寄生容量等
の特性が一致しなくなってしまう。ところが、この差動
対１部分のＭＯＳ トランジスタを第２図に示すように
、並列接続された各一対のＭＯＳ ）ランジスタ１９に
と１９Ｄおよびυ」と１９Ｃで構成した場合に、基板の
濃度分布が第３図のようになっているとする。この時、
一対のＭＯＳ トランジスタ１９Ｃと１９Ｂ形成部分の
濃度差はわずかである。またＭＯＳ トランジスタ１９
Ｂ形成部分に対しＭＯＳ）ランジスタ１９に形成部分の
濃度はこれよシ高く、またＭＯＳ ）ランジメタ１９Ｃ
形成部分に対しＭＯＳ ）ランラスタ１９０形成部分の
濃度はこれよシ低く、かっ１９Ｂ、１９Ｃ形成部分それ
ぞれの濃度と１９１１９Ｄ形成部分それぞれの濃度との
差はほぼ等しい。このため、ＭＯＳトランジスタ１９に
と１９８．１９Ｃと１９Ｂとをそれぞれ並列接続するこ
とによって、ウェハにおける不純物濃度の不均一性が補
償され、これによって２組のＭＯＳトランジスタの特性
をそろえることができるものである。
濃度は一様ではなく、第３図に示すように同心円状の濃
度勾配を持っている。そして−°般に、この濃度勾配の
よシ中心点に近い方が濃度は高い。そこで前記第１図回
路の差動対し部分をそれぞれ１個のＭＯＳ ）ランジス
タで構成すると、この両ＭＯ８）ランジスタ形成部分の
基板の不純物濃度差が大きく異なる恐れがあり、これに
よｐ ＭＯＳ ）ランジスタのオン抵抗値や寄生容量等
の特性が一致しなくなってしまう。ところが、この差動
対１部分のＭＯＳ トランジスタを第２図に示すように
、並列接続された各一対のＭＯＳ ）ランジスタ１９に
と１９Ｄおよびυ」と１９Ｃで構成した場合に、基板の
濃度分布が第３図のようになっているとする。この時、
一対のＭＯＳ トランジスタ１９Ｃと１９Ｂ形成部分の
濃度差はわずかである。またＭＯＳ トランジスタ１９
Ｂ形成部分に対しＭＯＳ）ランジスタ１９に形成部分の
濃度はこれよシ高く、またＭＯＳ ）ランジメタ１９Ｃ
形成部分に対しＭＯＳ ）ランラスタ１９０形成部分の
濃度はこれよシ低く、かっ１９Ｂ、１９Ｃ形成部分それ
ぞれの濃度と１９１１９Ｄ形成部分それぞれの濃度との
差はほぼ等しい。このため、ＭＯＳトランジスタ１９に
と１９８．１９Ｃと１９Ｂとをそれぞれ並列接続するこ
とによって、ウェハにおける不純物濃度の不均一性が補
償され、これによって２組のＭＯＳトランジスタの特性
をそろえることができるものである。
第２図のようなノ４ターン構成を持つ従来回路では、ソ
ース領域が１１人とＩＩＢの２つに分離されているため
に、この両ソース領域電位が一致せずに異なってしまう
。このため、わざわざそれぞれ２個のＭＯＳ ）ランジ
スタ１９にと１９０’！、−よび１９Ｃと１９Ｂで２組
のＭＯＳトランジスタを構成しても、ソース電位のちが
いにより両特性が異なってしまうという欠点がある。
ース領域が１１人とＩＩＢの２つに分離されているため
に、この両ソース領域電位が一致せずに異なってしまう
。このため、わざわざそれぞれ２個のＭＯＳ ）ランジ
スタ１９にと１９０’！、−よび１９Ｃと１９Ｂで２組
のＭＯＳトランジスタを構成しても、ソース電位のちが
いにより両特性が異なってしまうという欠点がある。
また従来回路では、一対のソース領域１１Ａ。
ＪＪＢ相互間に２本の拡散配線層１６ Ａ ＋ １６Ｂ
が入勺込んでいるために、ＭＯＳトランジスタ１９Ａ＃
１９Ｂの組とＭＯＳ トランジスタ１９Ｃ１Ｊ９Ｄの組
との間の距離が大きなものとなる。。
が入勺込んでいるために、ＭＯＳトランジスタ１９Ａ＃
１９Ｂの組とＭＯＳ トランジスタ１９Ｃ１Ｊ９Ｄの組
との間の距離が大きなものとなる。。
どのため、前記したようなウェハにおける不純物濃度の
不均一性を補償する効果が小さなものとなる欠点がある
。
不均一性を補償する効果が小さなものとなる欠点がある
。
この発明は上記のような事情を考慮してなされたもので
、その目的は個々の素子が並列接続された一対のＭＯＳ
） ９ンジスタからなり、２組の素子の特性の差が極
めて小さなＭＯＳ形半導体集積回路を提供することにあ
る。
、その目的は個々の素子が並列接続された一対のＭＯＳ
） ９ンジスタからなり、２組の素子の特性の差が極
めて小さなＭＯＳ形半導体集積回路を提供することにあ
る。
上記目的を達成するためこの発明にあっては、共通ソー
ス領域“の一対の各長辺に沿ってそれぞれ２箇所のドレ
イン領域を配列形成し、上記共通ソース領域と各ドレイ
ン領域それぞれとの間の基板の表面上にダート電極を形
成して４個のＭＯＳ ）ランジスタを構成し、上記共通
ソース領域の中心に対して互いに点対象の位置関係にあ
る各２個のＭＯＢ ）ランジスタのドレイン領域どおし
及びダート電極どおしを接続して、２個のＭ（ｊｓ ト
ランジスタが互いに並列接続された２組の素子を形成す
るようにしている。
ス領域“の一対の各長辺に沿ってそれぞれ２箇所のドレ
イン領域を配列形成し、上記共通ソース領域と各ドレイ
ン領域それぞれとの間の基板の表面上にダート電極を形
成して４個のＭＯＳ ）ランジスタを構成し、上記共通
ソース領域の中心に対して互いに点対象の位置関係にあ
る各２個のＭＯＢ ）ランジスタのドレイン領域どおし
及びダート電極どおしを接続して、２個のＭ（ｊｓ ト
ランジスタが互いに並列接続された２組の素子を形成す
るようにしている。
以下図面を参照してこの発明の一実施例を説明する。
第４図はこの発明のＭＯＳ形半導体集積回路の素子構造
を示すノ４ターン平面図であシ、第２図と同様に前記第
１図回路のＰチャネルＭＯｓトランジスタ１．２で構成
された差動対１部分を実際に集積化した場合のものであ
る。図においてＮ形の半導体基板ｕ上にはＰ形のソース
領域２１が所定方向に延長形成されている。このソース
領域２１の一対の長辺のうち図中上側に位置する長辺か
ら所定の距離を保ちかつ互いに所定の間隔を保って、同
一面積のＰ形の一対のドレイン領域２２に、２２Ｂが形
成されている。
を示すノ４ターン平面図であシ、第２図と同様に前記第
１図回路のＰチャネルＭＯｓトランジスタ１．２で構成
された差動対１部分を実際に集積化した場合のものであ
る。図においてＮ形の半導体基板ｕ上にはＰ形のソース
領域２１が所定方向に延長形成されている。このソース
領域２１の一対の長辺のうち図中上側に位置する長辺か
ら所定の距離を保ちかつ互いに所定の間隔を保って、同
一面積のＰ形の一対のドレイン領域２２に、２２Ｂが形
成されている。
同様にソース領域２１の長辺のうち図中下側に位１１す
る長辺から所定の距離を保ちかつ互いに所定の間隔を保
って、上記各ドレイン領域２２Ａ。
る長辺から所定の距離を保ちかつ互いに所定の間隔を保
って、上記各ドレイン領域２２Ａ。
２２Ｂと同一面積のＰ形の一対のドレイン領域２２Ｃ，
２２Ｄが形成されている。なお、これら°のソース領域
２１および各ドレイン領域２２Ａ。
２２Ｄが形成されている。なお、これら°のソース領域
２１および各ドレイン領域２２Ａ。
〜２２Ｄは、通常、−回の拡散工程で同時に形成される
。上記ソース領域２１と各ドレイン領域２２１〜２２Ｄ
それぞれとの間の基板りの表面上にはｆ−）絶縁膜ｊＪ
Ａ〜２３Ｄそれぞれ堆積形成されている。さらに基板り
上の所定位置には、後述するアルミニウムからなる所定
の一対の配線層相互を接続するために用いられる合計７
箇所のＰ形の拡散配線層２４に〜２４Ｇが形成されてい
る。
。上記ソース領域２１と各ドレイン領域２２１〜２２Ｄ
それぞれとの間の基板りの表面上にはｆ−）絶縁膜ｊＪ
Ａ〜２３Ｄそれぞれ堆積形成されている。さらに基板り
上の所定位置には、後述するアルミニウムからなる所定
の一対の配線層相互を接続するために用いられる合計７
箇所のＰ形の拡散配線層２４に〜２４Ｇが形成されてい
る。
上記の各？−）絶縁膜２３Ａ〜２３Ｄ上にはアルミニウ
ムによる各ｆｆ−）電極２５に〜２５Ｄそれぞれが堆積
形成され、さらにこれら各電極２５Ａ〜２５Ｄのうち２
つの電極２５ Ａ 、 ２５Ｃが図中左側の方向に延長
されてそれぞれの先端部が上記２箇所の各拡散配線層２
４に、２４Ｃにそれぞれ接続されている。また残９２つ
の電極２５Ｂ、２５Ｄが図中右側の方向に延長されてそ
れぞれの先端部が上記２箇所の各拡散配線層２４Ｂ、２
４Ｄにそれぞれ接続されている。
ムによる各ｆｆ−）電極２５に〜２５Ｄそれぞれが堆積
形成され、さらにこれら各電極２５Ａ〜２５Ｄのうち２
つの電極２５ Ａ 、 ２５Ｃが図中左側の方向に延長
されてそれぞれの先端部が上記２箇所の各拡散配線層２
４に、２４Ｃにそれぞれ接続されている。また残９２つ
の電極２５Ｂ、２５Ｄが図中右側の方向に延長されてそ
れぞれの先端部が上記２箇所の各拡散配線層２４Ｂ、２
４Ｄにそれぞれ接続されている。
上記拡散配線層２４には、アルミニウムによる配線層Ｊ
１ｆＡおよび上記拡散配線層２４Ｅを直列に介して他の
配線層２６Ｂに接続されている。
１ｆＡおよび上記拡散配線層２４Ｅを直列に介して他の
配線層２６Ｂに接続されている。
上記拡散配線層ｊ４Ｄは、アルミニウムによる配線層２
６Ｃおよび上記拡散配線層２４Ｆを直列に介して上記配
線層２６Ｂに接続されている。
６Ｃおよび上記拡散配線層２４Ｆを直列に介して上記配
線層２６Ｂに接続されている。
そしてこの配線層２６Ｂはさらに他の回路部分に接続さ
れている。上記拡散配線層２４Ｃは、アルミニウムによ
る配線層２６Ｄおよび上記拡散配線層３４Ｇを直列に介
してアルミニウムによる配線層ｊ６Ｋに接続されている
。またこの配線層２６Ｅには上記拡散配線層２４Ｂが接
続されているとともに、この配線層２６ｇはさらに他の
回路部分に接続されている。上記一対のドレイン領域２
２Ａと２２Ｄとはアルミニウムによる配線層２６Ｆを介
して接続され、この配線層２６Ｆはさらに他の回路部分
に接続されている。上記一対のドレイン領域２２Ｂと２
２Ｃとはアルミニウムによる配線層２６Ｇを介して接続
され、この配線層２６．０はさらに他の回路部分に接続
されている。またソース領域２１はその中心部でアルミ
ニウムによる配線層２６Ｈを介して他の回路部分に接続
されている。
れている。上記拡散配線層２４Ｃは、アルミニウムによ
る配線層２６Ｄおよび上記拡散配線層３４Ｇを直列に介
してアルミニウムによる配線層ｊ６Ｋに接続されている
。またこの配線層２６Ｅには上記拡散配線層２４Ｂが接
続されているとともに、この配線層２６ｇはさらに他の
回路部分に接続されている。上記一対のドレイン領域２
２Ａと２２Ｄとはアルミニウムによる配線層２６Ｆを介
して接続され、この配線層２６Ｆはさらに他の回路部分
に接続されている。上記一対のドレイン領域２２Ｂと２
２Ｃとはアルミニウムによる配線層２６Ｇを介して接続
され、この配線層２６．０はさらに他の回路部分に接続
されている。またソース領域２１はその中心部でアルミ
ニウムによる配線層２６Ｈを介して他の回路部分に接続
されている。
すなわち、第４図のｐ４ターン平面図で示す回路では、
４個のＰチャネルＭＯ８）ランジスタ２７Ａ〜Ｊ７Ｄが
集積化されている。そして上記ソース領域２１の中心点
１点に対して互いに点対象の位置関係にあるＭＯＳトラ
ンジスタ２７にと、？ＦＤおよび２７Ｂと２ｒＣそれぞ
れのドレイン領域２２どおし及びダート電極２５どおし
が拡散配線層２４．配線層２６を介駿て接続されること
により、一対のＭＯＳトランジスタ史。
４個のＰチャネルＭＯ８）ランジスタ２７Ａ〜Ｊ７Ｄが
集積化されている。そして上記ソース領域２１の中心点
１点に対して互いに点対象の位置関係にあるＭＯＳトラ
ンジスタ２７にと、？ＦＤおよび２７Ｂと２ｒＣそれぞ
れのドレイン領域２２どおし及びダート電極２５どおし
が拡散配線層２４．配線層２６を介駿て接続されること
により、一対のＭＯＳトランジスタ史。
ＪＦＤが並列接続され、ｔた他の一対のＭＯＳトランジ
スタＪ 、 Ｊ ７ Ｃが並列接続されている。
スタＪ 、 Ｊ ７ Ｃが並列接続されている。
このようなパターン構成を持つ回路では、４個のＭＯＳ
）ランジスタｍ〜２７Ｄのソース領域が共通である。
）ランジスタｍ〜２７Ｄのソース領域が共通である。
このため従来回路のような、ソース電位のちがいによる
ＭＯＳトランジスタ間の特性の差は生じない。
ＭＯＳトランジスタ間の特性の差は生じない。
またソース領域を共通にしているため、このソース領域
２ノを横断する拡散配線層を設けることはできず、各ダ
ート電、極２５Ａ〜２５Ｄはソース領域２１の中心点ａ
点からみてそれぞれ外側に向って延長されている。この
ため、４個のＭＯＳ ）ランジスタ２７Ａ〜２７Ｄは従
来よりも狭い範囲内に形成することができ、各ＭＯ８）
ランジスタｊ７Ａ〜２ｒＤ相互間の距離を小さくするこ
とができる。これにより前記したようなウェハにおける
不純物濃度の不均一性を補償する効果が大きなものとな
ｐｌこの結果、２組の素子すなわちＭＯＳ ）ランジス
タｊ７Ａとｍおよび２１Ｃと２１Ｂそれぞれを並列接続
してなるＭＯＢ ）ランジスタの特性の差を極めて小さ
くすることができる。
２ノを横断する拡散配線層を設けることはできず、各ダ
ート電、極２５Ａ〜２５Ｄはソース領域２１の中心点ａ
点からみてそれぞれ外側に向って延長されている。この
ため、４個のＭＯＳ ）ランジスタ２７Ａ〜２７Ｄは従
来よりも狭い範囲内に形成することができ、各ＭＯ８）
ランジスタｊ７Ａ〜２ｒＤ相互間の距離を小さくするこ
とができる。これにより前記したようなウェハにおける
不純物濃度の不均一性を補償する効果が大きなものとな
ｐｌこの結果、２組の素子すなわちＭＯＳ ）ランジス
タｊ７Ａとｍおよび２１Ｃと２１Ｂそれぞれを並列接続
してなるＭＯＢ ）ランジスタの特性の差を極めて小さ
くすることができる。
第５図はこの発明の他の実施例を示すものであり、第４
図と同様に前記差動対１部分を実際に集積化した場合の
素子構造を示すノ母ターン平面図である。上記第４図の
実施例ではすべてのドレイン領域ｊｊＡ〜２２Ｄの面積
を等しくシ・て°いたが、この実施例では全体の面積を
小さくするためにドレイン領域２２Ｃ，２２Ｄそれぞれ
の面積を互いに等しくした上で第４図の場合よりも小さ
く設定するようにしたものである。
図と同様に前記差動対１部分を実際に集積化した場合の
素子構造を示すノ母ターン平面図である。上記第４図の
実施例ではすべてのドレイン領域ｊｊＡ〜２２Ｄの面積
を等しくシ・て°いたが、この実施例では全体の面積を
小さくするためにドレイン領域２２Ｃ，２２Ｄそれぞれ
の面積を互いに等しくした上で第４図の場合よりも小さ
く設定するようにしたものである。
このように構成された回路では、ＭＯＳ ）ランジスタ
ｊ７Ａと２ｒＤの両ドレイン領域２２Ａ。
ｊ７Ａと２ｒＤの両ドレイン領域２２Ａ。
２２Ｄの面積の和と、ＭＯＢ ）ランゾスタ２７Ｂと２
７Ｃの両ドレイン領域２２Ｂ、２２Ｄの面積の和が等し
いため、特性を異ならせるととなしに全体の面積を小さ
くすることができる。
７Ｃの両ドレイン領域２２Ｂ、２２Ｄの面積の和が等し
いため、特性を異ならせるととなしに全体の面積を小さ
くすることができる。
第６図線この発明の応用例を示すものであり、前記第１
図に示す差動増幅回路を実際に集積化した場合の素子構
造を示すノ４ターン平面図である。この応用例回路では
、２個のＮチャネルＭＯＳトランジスタ４．５で構成さ
れた電流ミラー回路互部分にもこの発明を適用したもの
である。この回路において差動対１部分は第４図のもの
と同様であるため、電流ミラー回路互部分についてのみ
説明する。
図に示す差動増幅回路を実際に集積化した場合の素子構
造を示すノ４ターン平面図である。この応用例回路では
、２個のＮチャネルＭＯＳトランジスタ４．５で構成さ
れた電流ミラー回路互部分にもこの発明を適用したもの
である。この回路において差動対１部分は第４図のもの
と同様であるため、電流ミラー回路互部分についてのみ
説明する。
図においてυはアラニル領域であシ、このアラニル領域
υの周囲にはこれを囲むようにして一様の幅のＰ形のガ
ードリング３１が形成されている。上記アラニル領域Ｕ
上にはＮ形のソース領域３２が前記ソース領域２１と同
一方向に延長形成されている。そしてこのソース領域３
２の一対の長辺のうち図中上側に位置する長辺から所定
の距離を保ちかつ互いに所定の間隔を保って、同一面積
のＮ形の一対のドレイン領域３３に、３３Ｂが形成され
ている。同様にソース領域３ノの長辺のうち図中下側に
位置する長辺から所定の距離を保ちかつ互いに所定の間
隔を保って、上記各ドレイン領域３３Ａ。
υの周囲にはこれを囲むようにして一様の幅のＰ形のガ
ードリング３１が形成されている。上記アラニル領域Ｕ
上にはＮ形のソース領域３２が前記ソース領域２１と同
一方向に延長形成されている。そしてこのソース領域３
２の一対の長辺のうち図中上側に位置する長辺から所定
の距離を保ちかつ互いに所定の間隔を保って、同一面積
のＮ形の一対のドレイン領域３３に、３３Ｂが形成され
ている。同様にソース領域３ノの長辺のうち図中下側に
位置する長辺から所定の距離を保ちかつ互いに所定の間
隔を保って、上記各ドレイン領域３３Ａ。
３３Ｂと同一面積のＮ形の−・対のドレイン領域３３Ｃ
ｗ３３Ｄが形成されている。
ｗ３３Ｄが形成されている。
上記ソース領域３ノと各ドレイン領域、？ＪＡ〜３３Ｄ
それぞれとの間のアラニル領域−Ｌ」の表面上にはｒ−
ト絶縁膜３４Ａγ３４Ｄそれぞれが堆積形成されている
。
それぞれとの間のアラニル領域−Ｌ」の表面上にはｒ−
ト絶縁膜３４Ａγ３４Ｄそれぞれが堆積形成されている
。
また、前記配線層２６１が延長され、この配線層２６Ｆ
は上記一対のドにイン領域３３Ｂ。
は上記一対のドにイン領域３３Ｂ。
３°３Ｃに接続されている。さらに前記配線層２６Ｇが
延長形成され、この配線層２６Ｇは上記一対のドレイン
領域３３に、３３Ｄに接続されていると共に、上記各？
−）絶縁膜３４１〜３４Ｄ上に共通に堆積形成されてい
る共通ダート電極３５にも接続されている。またソース
領域３１とガードリング３１はアルミニウムによる配線
層３６と接続されている。
延長形成され、この配線層２６Ｇは上記一対のドレイン
領域３３に、３３Ｄに接続されていると共に、上記各？
−）絶縁膜３４１〜３４Ｄ上に共通に堆積形成されてい
る共通ダート電極３５にも接続されている。またソース
領域３１とガードリング３１はアルミニウムによる配線
層３６と接続されている。
すなわち、第６図のツタターン平面図で示す回路のＰ′
ウェル領領域円内は、４個のＮチャネルＭＯＳ トラン
ジスタＬＩＪｈ〜３７Ｄが集積化され、ソース領域３１
の中心点す点に対して互いに点対象の位置関係にあるＭ
ＯＳトランジスタＪ７Ａと３７Ｄおよび３６Ｂと３６Ｃ
それぞれのドレイン領域どおしが配線層２６を介して接
続されている。また、上記４個のＭＯＳトランジスタＪ
７ＡγＵ」はダート電極が共通であるが並列接続され、
また他の一対のＭＯＳ ）ランシスター３７Ｂ、３７Ｃ
が並列接続されている。し“一 たがって、このＰウェル領域ＬＪ内でも、前記したと同
じ理由により、６対のＭＯＳ トランジスタどおしの特
性の差を極めて小さくすることができる。なお、この第
６図のツタターン平面図で示される回路の等価回路を第
７．−図に示す。
ウェル領領域円内は、４個のＮチャネルＭＯＳ トラン
ジスタＬＩＪｈ〜３７Ｄが集積化され、ソース領域３１
の中心点す点に対して互いに点対象の位置関係にあるＭ
ＯＳトランジスタＪ７Ａと３７Ｄおよび３６Ｂと３６Ｃ
それぞれのドレイン領域どおしが配線層２６を介して接
続されている。また、上記４個のＭＯＳトランジスタＪ
７ＡγＵ」はダート電極が共通であるが並列接続され、
また他の一対のＭＯＳ ）ランシスター３７Ｂ、３７Ｃ
が並列接続されている。し“一 たがって、このＰウェル領域ＬＪ内でも、前記したと同
じ理由により、６対のＭＯＳ トランジスタどおしの特
性の差を極めて小さくすることができる。なお、この第
６図のツタターン平面図で示される回路の等価回路を第
７．−図に示す。
以上説明したようにこの発明によれば、共通ソース領域
の一対の各長辺に沿ってそれぞれ２箇所のドレイン領域
を配列形成し、上記共通ソース領域と各ドレイン領域そ
れぞれとの間基板の表面上にダート電極を形成して４個
のＭＯＳ ）ランシスタを構成し、上記共通ソース領域
の中心に対して互いに点対象の位置関係にある各２個の
ＭＯＳ ）ランシスタのドレイン領域どおし及びｆ−計
電極どおしを接続して、２個のＭＯＳ トランジスタが
互いに並列接続された２組の素子を形成するようにした
ので、２組の素子の特性の差が極めて小さなＭＯｇ形半
導体集積回路を提供することができる。
の一対の各長辺に沿ってそれぞれ２箇所のドレイン領域
を配列形成し、上記共通ソース領域と各ドレイン領域そ
れぞれとの間基板の表面上にダート電極を形成して４個
のＭＯＳ ）ランシスタを構成し、上記共通ソース領域
の中心に対して互いに点対象の位置関係にある各２個の
ＭＯＳ ）ランシスタのドレイン領域どおし及びｆ−計
電極どおしを接続して、２個のＭＯＳ トランジスタが
互いに並列接続された２組の素子を形成するようにした
ので、２組の素子の特性の差が極めて小さなＭＯｇ形半
導体集積回路を提供することができる。
°第１図はＭＯＳ ） ？ンジスタによシ構成される差
動増幅回路の回路図、第２図は第１図回路を集積化した
場合の従来の素子構造を示すノ９ターン平面図、第３図
はウェハにおける不純物濃度の分布状態を示す図、第４
図はこの発明の一実施例を示すノ４ターン平面図、第５
図は仁の発明の他の実施例を示すノ４ターン平面図、第
６図は仁の発明の他の実施例を示すノ４ターン平面図、
第７図は第６図の等価回路図でおる。 ２０・・・Ｎ形の半導体基板、２１・・・ソース領域、
２２・・・ドレイン領域、２３・・・ダート絶縁膜、２
４・・・拡散配線層、２６・・・ダート電極、２６・・
・配線層、２７・・・ＰチャネルＭＯＳトランジスタ、
３０・・・Ｐウェル領域、８１・・・ガードリング、３
２・・・ソース領域、３３・・−ドレイン領域、３４・
・・ｆ−ト絶縁膜、３６・・・共通ｆ−）電極、３６・
・・配線層、３２・・・ＮチャネルＭＯＳ トランジス
タ。
動増幅回路の回路図、第２図は第１図回路を集積化した
場合の従来の素子構造を示すノ９ターン平面図、第３図
はウェハにおける不純物濃度の分布状態を示す図、第４
図はこの発明の一実施例を示すノ４ターン平面図、第５
図は仁の発明の他の実施例を示すノ４ターン平面図、第
６図は仁の発明の他の実施例を示すノ４ターン平面図、
第７図は第６図の等価回路図でおる。 ２０・・・Ｎ形の半導体基板、２１・・・ソース領域、
２２・・・ドレイン領域、２３・・・ダート絶縁膜、２
４・・・拡散配線層、２６・・・ダート電極、２６・・
・配線層、２７・・・ＰチャネルＭＯＳトランジスタ、
３０・・・Ｐウェル領域、８１・・・ガードリング、３
２・・・ソース領域、３３・・−ドレイン領域、３４・
・・ｆ−ト絶縁膜、３６・・・共通ｆ−）電極、３６・
・・配線層、３２・・・ＮチャネルＭＯＳ トランジス
タ。
Claims (1)
- 半導体基体上の所定方向に共通ソース領域を延長形成し
、この共通ソース領域の一対の各長辺に沿ってそれぞれ
２箇所ずつの合計４箇所のドレイン領域を配列形成し、
上記共通ソース領域と上記４箇所のドレイン領域それぞ
れとの間の基体表面上にＰ−計電極を形成して４個のＭ
ＯＢ ）ランジスタを構成し、上記共通ソース領域の中
心点に対して互いに点対象の位置関係にある各２個のＭ
ＯＢ ） ？ンゾスタのドレイン領域どおし及びｒ−）
電極とおしを接続するようにしたことを特徴とするＭＯ
８形半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110406A JPS59953A (ja) | 1982-06-26 | 1982-06-26 | Ｍｏｓ形半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57110406A JPS59953A (ja) | 1982-06-26 | 1982-06-26 | Ｍｏｓ形半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59953A true JPS59953A (ja) | 1984-01-06 |
Family
ID=14534975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57110406A Pending JPS59953A (ja) | 1982-06-26 | 1982-06-26 | Ｍｏｓ形半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316460U (ja) * | 1986-07-17 | 1988-02-03 | ||
| EP0604170A1 (en) * | 1992-12-24 | 1994-06-29 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Integrated circuit configuration for field effect transistors |
| US5610429A (en) * | 1994-05-06 | 1997-03-11 | At&T Global Information Solutions Company | Differential analog transistors constructed from digital transistors |
-
1982
- 1982-06-26 JP JP57110406A patent/JPS59953A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316460U (ja) * | 1986-07-17 | 1988-02-03 | ||
| EP0604170A1 (en) * | 1992-12-24 | 1994-06-29 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Integrated circuit configuration for field effect transistors |
| US5488249A (en) * | 1992-12-24 | 1996-01-30 | At&T Global Information Solutions Company | Differential analog transistors constructed from digital transistors |
| US5610429A (en) * | 1994-05-06 | 1997-03-11 | At&T Global Information Solutions Company | Differential analog transistors constructed from digital transistors |
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