JPS5996746A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS5996746A JPS5996746A JP57206156A JP20615682A JPS5996746A JP S5996746 A JPS5996746 A JP S5996746A JP 57206156 A JP57206156 A JP 57206156A JP 20615682 A JP20615682 A JP 20615682A JP S5996746 A JPS5996746 A JP S5996746A
- Authority
- JP
- Japan
- Prior art keywords
- metal wiring
- semiconductor device
- wiring layer
- layers
- laser beam
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は新規なマスクスライス方式を用いた半導体装置
およびその製造方法に関するものである。
およびその製造方法に関するものである。
一般にマスタスライス方式は、ある基本のパターンを設
計し、必要に応じて素子間の接続を変えて種々の回路の
半導体装置を製造する方法である。
計し、必要に応じて素子間の接続を変えて種々の回路の
半導体装置を製造する方法である。
その具体的な一例は、複数のトランジスタからなるセル
を多数配列した基本パターンに対して、上下２層の金属
配線層を所望の回路を構成し得るように配するものであ
る。このマスタスライス方式によシ所望の論理結線を実
現するには、基本パターンの製作以降上下の金属配線層
とスルーホール層の夫々を形成するためのマヌクが少な
くとも計３枚必要になる。また、論理が決定されてから
マスク作成、配線工程１組立、検査の各工程を実施する
ことになるため、論理決定から半導体装置の完成までの
期間、所謂ターンアラウンドタイムが長くなるという不
具合が生じる。更に、論理が修正されたときには金属配
線層から作シ直して半導体装置を構成しなければならず
、修正開始から完成までのターンアラウンドタイムは前
述と同様に長いものとなる。また、−担完成された半導
体装置はその後に修正が要求されてもこれに応じること
はできないという問題もある。
を多数配列した基本パターンに対して、上下２層の金属
配線層を所望の回路を構成し得るように配するものであ
る。このマスタスライス方式によシ所望の論理結線を実
現するには、基本パターンの製作以降上下の金属配線層
とスルーホール層の夫々を形成するためのマヌクが少な
くとも計３枚必要になる。また、論理が決定されてから
マスク作成、配線工程１組立、検査の各工程を実施する
ことになるため、論理決定から半導体装置の完成までの
期間、所謂ターンアラウンドタイムが長くなるという不
具合が生じる。更に、論理が修正されたときには金属配
線層から作シ直して半導体装置を構成しなければならず
、修正開始から完成までのターンアラウンドタイムは前
述と同様に長いものとなる。また、−担完成された半導
体装置はその後に修正が要求されてもこれに応じること
はできないという問題もある。
本発明は以上に鑑みなされたものでその目的とするとこ
ろは、前述のターンアラウンドタイムの。
ろは、前述のターンアラウンドタイムの。
短縮を可能にすると共に、論理の修正や異なる論理の半
導体装置の製造を容易なものとする半導体装置およびそ
の製造方法を提供することにある。
導体装置の製造を容易なものとする半導体装置およびそ
の製造方法を提供することにある。
この目的を達成するために、本発明は多層に形成した金
属配線層を絶縁層を介して交差させておき、その交差箇
所にレーザ光を照射して核部を溶融しかつ上下の金属配
線層を接続し得るよう構成する一方、レーザ光の照射に
よ多金属配線層の一部を切断し得るよう構成したもので
ある。
属配線層を絶縁層を介して交差させておき、その交差箇
所にレーザ光を照射して核部を溶融しかつ上下の金属配
線層を接続し得るよう構成する一方、レーザ光の照射に
よ多金属配線層の一部を切断し得るよう構成したもので
ある。
また、本発明方法は金属配線層を多層に形成しておき、
レーザ光を照射して上下の金属配線層゛を接続しまたは
金属配線を切断して所望の論理を形成するものである。
レーザ光を照射して上下の金属配線層゛を接続しまたは
金属配線を切断して所望の論理を形成するものである。
以下、本発明を図示の実施例にょシ説明する。
第１図（２）、（Ｂ）は本発明の半導体装置の一実施例
を示し、第２図に示す論理回路を構成した例である。即
ち、どの論理回路は第２図のように並列接続した３個の
トランジスタＴ Ｒ＋ 、Ｔ Ｒｔ 、ＴＲｓと、こ
れらのコレクタに直列接続した抵抗Ｒ１と、トランジス
タＴＲ４と、そのコレクタに直列接続した抵抗Ｒ２等か
らなる３人カトランジスタオア回路Ｑ１を構成している
。これと全く同様に並列接続した３個のトランジスタＴ
Ｒｓ １ＴＲａ 、ＴＲ７と、抵抗Ｒｓ 、Ｒ４、ト
ランジスタＴＲ，等にて３人カトランジスタオア回路Ｑ
２を構成している。
を示し、第２図に示す論理回路を構成した例である。即
ち、どの論理回路は第２図のように並列接続した３個の
トランジスタＴ Ｒ＋ 、Ｔ Ｒｔ 、ＴＲｓと、こ
れらのコレクタに直列接続した抵抗Ｒ１と、トランジス
タＴＲ４と、そのコレクタに直列接続した抵抗Ｒ２等か
らなる３人カトランジスタオア回路Ｑ１を構成している
。これと全く同様に並列接続した３個のトランジスタＴ
Ｒｓ １ＴＲａ 、ＴＲ７と、抵抗Ｒｓ 、Ｒ４、ト
ランジスタＴＲ，等にて３人カトランジスタオア回路Ｑ
２を構成している。
これら両３人カトランジスタオア回路Ｑ！ 、Ｑ２を
半導体基体１上に互に対称な平面形状となるように形成
している。トランジスタＴＲ，、ＴＲ，。
半導体基体１上に互に対称な平面形状となるように形成
している。トランジスタＴＲ，、ＴＲ，。
Ｔ Ｒｓ 、Ｔ Ｒ４の各エミッタは金属配線層２に
よって、トランジスタＴ Ｒｓ 、Ｔ Ｒａ 、Ｔ
Ｒ？ 、ＴＲａの各エミッタは金属配線層３によって、
夫々接続されている。金属配線層２．３の一端上には絶
縁膜５を介して金属配線層４を延設している。即ち、金
属配線層４の一端は金属配線層２上に、他端は金属配線
層３上に、夫々絶縁層５を介して重力るように構成して
いる。特に、この実施例では、金属配線層３と４の重な
る部分の絶縁膜５にはスルーホール６を形成して雨上線
層３．４を接続している。これと同様に、前記トランジ
スタＴＲ，。
よって、トランジスタＴ Ｒｓ 、Ｔ Ｒａ 、Ｔ
Ｒ？ 、ＴＲａの各エミッタは金属配線層３によって、
夫々接続されている。金属配線層２．３の一端上には絶
縁膜５を介して金属配線層４を延設している。即ち、金
属配線層４の一端は金属配線層２上に、他端は金属配線
層３上に、夫々絶縁層５を介して重力るように構成して
いる。特に、この実施例では、金属配線層３と４の重な
る部分の絶縁膜５にはスルーホール６を形成して雨上線
層３．４を接続している。これと同様に、前記トランジ
スタＴＲ，。
ＴＲ，、ＴＲ１の共通コレクタと抵抗Ｒ１とは金属配線
層７によって、トランジスタＴＲ，、ＴＲ，。
層７によって、トランジスタＴＲ，、ＴＲ，。
Ｔ Ｒ７の共通コレクタと抵抗Ｒ８とは金属配線層８に
よって、夫々接続でれている。金属配線層７゜８の一端
上には絶縁層５′を介して金属配線層９を延設している
。即ち、・金属配線層９０両端を絶縁層５を介して前記
各金属配線層７．８に重ねている。特に、この例では、
金属配線層８と９を絶縁層５に開孔したスルーホール１
１にて接続している。図中、１２〜１９は夫々金属配線
層である。
よって、夫々接続でれている。金属配線層７゜８の一端
上には絶縁層５′を介して金属配線層９を延設している
。即ち、・金属配線層９０両端を絶縁層５を介して前記
各金属配線層７．８に重ねている。特に、この例では、
金属配線層８と９を絶縁層５に開孔したスルーホール１
１にて接続している。図中、１２〜１９は夫々金属配線
層である。
なお、上述の金属層はアルミニウムからなる。
以上の構成によれば、金属配線層２と４．７と９は絶縁
層５によって絶縁状態にある。したがって各３人カトラ
ンジスタオア回路Ｑｓ 、Ｑｔは夫夫干渉することな
く独立に作動する。結局、第２図のように２個の３人カ
トランジスタオア回路を備える半導体装置として構成さ
れることになる。
層５によって絶縁状態にある。したがって各３人カトラ
ンジスタオア回路Ｑｓ 、Ｑｔは夫夫干渉することな
く独立に作動する。結局、第２図のように２個の３人カ
トランジスタオア回路を備える半導体装置として構成さ
れることになる。
このような３人カトランジスタオア回路を基本パターン
として複数個形成した半導体装置に、レニザ光を用いた
マスタスライス方式によって所望の論理を構成する。
として複数個形成した半導体装置に、レニザ光を用いた
マスタスライス方式によって所望の論理を構成する。
その−例として、３人カトランジスタオア回路を２個用
いて第４図に示す１個の６人カトランジスタオア回路Ｑ
、を構成する例について述べる。
いて第４図に示す１個の６人カトランジスタオア回路Ｑ
、を構成する例について述べる。
本発明によれば、第１図囚に示ｊ箇所Ｐ、、Ｐ２をレー
ザ光を用いて接続し、一方、Ｐ３ 、Ｐ４をレーザ光
によって切断する。
ザ光を用いて接続し、一方、Ｐ３ 、Ｐ４をレーザ光
によって切断する。
まず、第１図（４）の箇所ＰＩ 、Ｐｔにレーザ光を
照射する。このレーザ光のエネルギ強度は金属配線層を
溶融することができ、かつこれを蒸散させない程度に設
定する。この照射によって、金属配線層２と４．７と９
の各交差箇所Ｐ＋ 、Ｐｔに位置する金属配線層やで
の間の絶縁層５およびその上の絶縁層２３が溶融される
。溶融された絶縁層５および２３はその大部分は蒸散す
る。この結果、絶縁層５のＰ、、Ｐ、の部分に下側の金
属配線層２．７に達する一部が形成される。この凹部内
に溶融した金属配線層４．９が流れ込む。これによって
２つの金属配線層２と４．７と９が互に接続される。こ
の状態を第３図（４）および（Ｂ）に示す。この場合、
レーザ光は出力を制御することによシ深さ方向のエネル
ギ集中位置を変化できるので、エネルギ集中位置を表面
から徐々に下方移動させることによシ前述の溶融、接続
を行なうことができる。
照射する。このレーザ光のエネルギ強度は金属配線層を
溶融することができ、かつこれを蒸散させない程度に設
定する。この照射によって、金属配線層２と４．７と９
の各交差箇所Ｐ＋ 、Ｐｔに位置する金属配線層やで
の間の絶縁層５およびその上の絶縁層２３が溶融される
。溶融された絶縁層５および２３はその大部分は蒸散す
る。この結果、絶縁層５のＰ、、Ｐ、の部分に下側の金
属配線層２．７に達する一部が形成される。この凹部内
に溶融した金属配線層４．９が流れ込む。これによって
２つの金属配線層２と４．７と９が互に接続される。こ
の状態を第３図（４）および（Ｂ）に示す。この場合、
レーザ光は出力を制御することによシ深さ方向のエネル
ギ集中位置を変化できるので、エネルギ集中位置を表面
から徐々に下方移動させることによシ前述の溶融、接続
を行なうことができる。
次に、第１図囚の箇所Ｐ、、Ｐ、にレーザ光を照射する
。このレーザ光のエネルギ強度は金属配線層を蒸散する
ことができる程度に設定する。この照射によって、第３
図囚に示すように、Ｐ３ 。
。このレーザ光のエネルギ強度は金属配線層を蒸散する
ことができる程度に設定する。この照射によって、第３
図囚に示すように、Ｐ３ 。
Ｐ４において、金属配線層３．８は溶断される。
この結果、本例の場合では共通コレクタと抵抗Ｒ５との
間およびＴ Ｒｓ 、 Ｔ Ｒｅ 、 Ｔ Ｒ？の
エミッタとトランジスタＴＲ，のエミッタとの間が夫々
電気的に切断される。
間およびＴ Ｒｓ 、 Ｔ Ｒｅ 、 Ｔ Ｒ？の
エミッタとトランジスタＴＲ，のエミッタとの間が夫々
電気的に切断される。
したがって、このようにして完成された半導体装置は、
第３図囚、（Ｂ）および第４図に示すように両３人カト
ランジスタオア回路Ｑ１ 、Ｑ２のトランジスタＴＲ１
、ＴＲｚ 、ＴＲｓ とＴ Ｒｓ ＩＴ Ｒａ。
第３図囚、（Ｂ）および第４図に示すように両３人カト
ランジスタオア回路Ｑ１ 、Ｑ２のトランジスタＴＲ１
、ＴＲｚ 、ＴＲｓ とＴ Ｒｓ ＩＴ Ｒａ。
ＴＲ７が並列接続された６人カトランジスタオア回路と
して構成され、所望の論理が形成されたことになる。
して構成され、所望の論理が形成されたことになる。
なお、前記した３人カトランジスタオア回路Ｑ＋＋Ｑ、
と同型のものを更に多数個設けると共に、これらにわた
って金属配線層を延設しておけば、レーザ光による溶着
を任意に行なうことによシ構成される入力数を更に増大
できる。一方、金属配線層４．９におけるレーザ光の溶
断箇所を適宜に変えれば入力数の低減を図ることもでき
る。
と同型のものを更に多数個設けると共に、これらにわた
って金属配線層を延設しておけば、レーザ光による溶着
を任意に行なうことによシ構成される入力数を更に増大
できる。一方、金属配線層４．９におけるレーザ光の溶
断箇所を適宜に変えれば入力数の低減を図ることもでき
る。
また、本例では金属配線層を上下２段に配設しているが
、第５図囚、（Ｂ）に示すように金属配線層２０．２１
．２２を３層以上に配設し、レーザ光のエネルギ集中深
さを適宜制御することによシ上位の配線層２０と中位の
配線層２１を接続し、或いは中位の配線層２１と下位の
配線層２２を接続することもでき、複雑な論理の修正も
可能である。
、第５図囚、（Ｂ）に示すように金属配線層２０．２１
．２２を３層以上に配設し、レーザ光のエネルギ集中深
さを適宜制御することによシ上位の配線層２０と中位の
配線層２１を接続し、或いは中位の配線層２１と下位の
配線層２２を接続することもでき、複雑な論理の修正も
可能である。
勿論、レーザ光による溶断、溶着は、既に完成されてい
る論理回路を有する半導体装置の修正にも有効である。
る論理回路を有する半導体装置の修正にも有効である。
以上のように本発明の半導体装置によれば金属配線層を
絶縁層を介して多層に交差させておき、その交差箇所に
し〜ザ光を照射して溶融したとき。
絶縁層を介して多層に交差させておき、その交差箇所に
し〜ザ光を照射して溶融したとき。
に上下の配線層が溶着して接続し得るように構成してい
るので、同一の配線パターンでも種々の異なる論理を構
成でき、製造に使用するマスクを論理の異なる毎又は修
止め毎に新たに設けることはなく、製造および修正のタ
ーンアラウンドタイムの短縮を図ることができる。また
、１つの半導体装置を異なる論理の半導体装置としての
修正を容易に行なうことができるので、論理の修正に際
して半導体装置に無駄を生ずることもない。
るので、同一の配線パターンでも種々の異なる論理を構
成でき、製造に使用するマスクを論理の異なる毎又は修
止め毎に新たに設けることはなく、製造および修正のタ
ーンアラウンドタイムの短縮を図ることができる。また
、１つの半導体装置を異なる論理の半導体装置としての
修正を容易に行なうことができるので、論理の修正に際
して半導体装置に無駄を生ずることもない。
一方、絶縁膜２３等の半導体チップの表面を覆つ折開フ
ァイナルパシベーション膜のＰ１〜Ｐ。
ァイナルパシベーション膜のＰ１〜Ｐ。
部分に開けられた孔には特に問題はない。即ち、この半
導体チップを気密封止型のパッケージに封止する場合に
は、Ｐ１〜Ｐ４部分の開孔部を改めて絶縁膜で覆わなく
ともよい。また、レジンモールド型のパンケージに封止
する場合には、２１〜２１部分の開孔部を覆う絶縁膜を
新たに形成する必要がある。この新たな絶縁膜は例えば
ＣＶＤ法によ多形成し、ポンディングバンド上のものは
フォトエツチングによシ除去すればよい。
導体チップを気密封止型のパッケージに封止する場合に
は、Ｐ１〜Ｐ４部分の開孔部を改めて絶縁膜で覆わなく
ともよい。また、レジンモールド型のパンケージに封止
する場合には、２１〜２１部分の開孔部を覆う絶縁膜を
新たに形成する必要がある。この新たな絶縁膜は例えば
ＣＶＤ法によ多形成し、ポンディングバンド上のものは
フォトエツチングによシ除去すればよい。
本発明方法によれば半導体装置上でのレーザ光の照射位
置と出力を制御するだけで配線の接続。
置と出力を制御するだけで配線の接続。
切断を行ｉ″うことができ、これによシ任意の回路を構
成できるので、前記半導体装置の製造、修正を容易なも
のにできると共に前記ターンアラウンドタイムの短縮化
を更に向上することができる。
成できるので、前記半導体装置の製造、修正を容易なも
のにできると共に前記ターンアラウンドタイムの短縮化
を更に向上することができる。
第１図（Ａ） 、 （Ｂ）は本発明の半導体装置の一実
施例の平面図と同図ＢＢ線断面図、 第２図はその回路図、 第３図（４）は修正した状態の第１図（Ｂ）に相当する
断面図。 第３図（Ｂ）は第３図（４）の２１部分の拡大断面図。 第４図はその回路図、 第５図囚、（Ｂ）は他の実施例の一部の平面図と同図Ｂ
Ｂ線断面図である。 １・・・半導体基体、２〜４・・・金属配線層、５・・
・絶縁層、６・・・スルーホール、７〜９・・・金属配
線層、１０・・・絶Ｒ＃ １１・・スルーホール、１２
〜２２・・・金属配線層、ＴＲ，〜８・・・トランジス
タ、Ｒ１〜４ ’−’抵抗、Ｐ＋ 、Ｐｔ ”’溶着
箇所、Ｐｓ 、Ｐ４・・・溶断箇所、Ｑ１〜．・・・論
理回路。 ：”ゝ Ｉ２曳 代理人 弁理士 薄 １）利 幸；、−：、 ” 、
；ず、ン 第 ２ 図 （Ａ） 第 ３ 図 （β） ７ 第 ４ 図
施例の平面図と同図ＢＢ線断面図、 第２図はその回路図、 第３図（４）は修正した状態の第１図（Ｂ）に相当する
断面図。 第３図（Ｂ）は第３図（４）の２１部分の拡大断面図。 第４図はその回路図、 第５図囚、（Ｂ）は他の実施例の一部の平面図と同図Ｂ
Ｂ線断面図である。 １・・・半導体基体、２〜４・・・金属配線層、５・・
・絶縁層、６・・・スルーホール、７〜９・・・金属配
線層、１０・・・絶Ｒ＃ １１・・スルーホール、１２
〜２２・・・金属配線層、ＴＲ，〜８・・・トランジス
タ、Ｒ１〜４ ’−’抵抗、Ｐ＋ 、Ｐｔ ”’溶着
箇所、Ｐｓ 、Ｐ４・・・溶断箇所、Ｑ１〜．・・・論
理回路。 ：”ゝ Ｉ２曳 代理人 弁理士 薄 １）利 幸；、−：、 ” 、
；ず、ン 第 ２ 図 （Ａ） 第 ３ 図 （β） ７ 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、所定の基本パターンとして形成した回路の金属配線
層を多層に構成すると共に、各金属配線層を絶縁層を介
して交差状態に配設し、かつ各金属配線層は前記交差箇
所にレーザ光を照射したとき。 に溶融して上下の配線層が互に溶着しかつ接続し得るよ
うに構成したことを特徴とする半導体装置。 ２、金属配線層は交差箇所以外にレーザ光を照射したと
きに溶断されるよ゛う構成してなる特許請求の範囲第１
項記載の半導体装置。 ３、所定の基本パターンとして形成した回路の一部に絶
縁層を介した多層構造の金属配線層を交差状態に形成す
ると共に、この交差箇所にレーザ光を当射して前記金属
配線層を上下層間で接続して所望の回路パターンを構成
することを特徴とする半導体装置の製造方法。 ４、金属配線層の交差箇所以外にレーザ光を照射して金
属配線層を切断してなる特許請求の範囲第３項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206156A JPS5996746A (ja) | 1982-11-26 | 1982-11-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206156A JPS5996746A (ja) | 1982-11-26 | 1982-11-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5996746A true JPS5996746A (ja) | 1984-06-04 |
Family
ID=16518722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206156A Pending JPS5996746A (ja) | 1982-11-26 | 1982-11-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5996746A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344723A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63157438A (ja) * | 1986-12-22 | 1988-06-30 | Hitachi Ltd | Ｉｃ素子並びにｉｃ素子における配線接続方法 |
| US4920070A (en) * | 1987-02-19 | 1990-04-24 | Fujitsu Limited | Method for forming wirings for a semiconductor device by filling very narrow via holes |
| US4968643A (en) * | 1986-08-12 | 1990-11-06 | Fujitsu Limited | Method for fabricating an activatable conducting link for metallic conductive wiring in a semiconductor device |
| JPH02312239A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | 集積回路の配線形成方法 |
| JPH05211240A (ja) * | 1992-01-08 | 1993-08-20 | Nec Corp | 半導体装置の配線修正方法 |
-
1982
- 1982-11-26 JP JP57206156A patent/JPS5996746A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6344723A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4968643A (en) * | 1986-08-12 | 1990-11-06 | Fujitsu Limited | Method for fabricating an activatable conducting link for metallic conductive wiring in a semiconductor device |
| JPS63157438A (ja) * | 1986-12-22 | 1988-06-30 | Hitachi Ltd | Ｉｃ素子並びにｉｃ素子における配線接続方法 |
| US4920070A (en) * | 1987-02-19 | 1990-04-24 | Fujitsu Limited | Method for forming wirings for a semiconductor device by filling very narrow via holes |
| JPH02312239A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | 集積回路の配線形成方法 |
| JPH05211240A (ja) * | 1992-01-08 | 1993-08-20 | Nec Corp | 半導体装置の配線修正方法 |
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