JPS5997178A - マトリクス型表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、例えば液晶等によるマトリクス型表示装置
、特にその通称薄膜トランジスタ（Ｔｈ１ｎ　Ｆｉｌｍ
　Ｔｒａｎａｉｓｔｅｒ−以下ＴＰＴと略記する−）ア
レーの配線構造に関するものである。

第１図は、マトリクス型液晶表示装置に用いられるＴＰ
Ｔアレーの一部分を示す回路構成図である。図に咥いて
、（１）はゲート線、（２）はソース線（又はドレイン
線）（３）はＭＯ８型トランジスタよりなるＴ　Ｐ　Ｔ
　、（４）は液晶に電圧を印加するための災水電極、（
５）は蓄積コンデンサ、（６）は液晶、（７）はＴト線
（１）と直交する複数個のソース線（又はドレイン線）
（２）とを崗え、その各交点に、ＭＯ８型トランジスタ
よりなるＴＰＴ（３）、表示電極（４）、及び信号蓄積
コンデンサー（５）等が形成され、単位表示画素（１０
０）を構成している。

ｖ、２図は、このようなＴＰＴアレー（７）を用いたマ
トリクス型液晶表示装置を示す部分断面図である。

図において、（８）はＴＰＴアレー基板、（９）は透明
導電膜、（１０）はＴＩｌ’Ｔアレー基板（８）に対向
する透明４ｈ４膜（９）を有する対向基板で、この対向
基板（１０）と、ＴＰＴアレー基板（８）との間に液晶
（６）が挾持されている。（１１）はマトリクス型液晶
表示装置を示し、Ｔｆｌ’Ｔアレー（７）からの信号に
応じて表示′４極（４）と透明導電膜（９）との間に電
圧が印加され、液晶衆示がなされる。このようなマトリ
クス型液晶表示装置（１１）に用いる従来のＴＰＴアレ
ー（７）は次のような構成で形成される。

第３図は、従来のマトリクス型液晶表示装置に訃けるＴ
ＰＴアレーの単位表示画素を示す部分平面図、第４図は
第３図のＩｖ−＋Ｖ　、−に溢つ部分断面図である。

図において、（１２）はドレイン＠極、（又はソース幅
甑）、（１３）はＴＰＴの半部体層、（１４）はゲート
線（１）とソース線（父はドレイン線）　（２）の交差
部、（１５）はゲート線（１）とソース線（あるいはド
レイン線）（２）との間の眉間絶縁膜を示す。

このような、従来のマトリクス型液晶表示装置（１１）
に用いられるＴ　Ｂ’　Ｔアレー（７）は、例えば、石
英ガラス等の絶縁基板よりなるＴ　Ｂ’　Ｔアレー基板
（８）の表面に、複数個のＭＯ８型トランジスタよりな
るＴ　Ｆ　Ｔ　（３）、蓄積コンデンサ（５）、及び衆
示嘔櫃（４）を形成し、ソース線（又はドレインｉ！　
）　（２）となる例えばアルミニウム等を蒸着法で形成
し、パターニングした後、層間絶縁ａ　（１５）として
、例えば、シリコンナイトライド（ＳｉＮ　）等をプラ
ズマＣひ ＶＤ法等で、形成し、パターニングして、；き続ｅ、ケ
ート！（１）となる。例えばアルミニウム−４１蒸着法
等で形成、パターニングし、ＴＰＴアレー（７）を形成
する。又、他の実施例として、ゲート線（１）を半導体
不純物をドープした多結晶シリコンで゛　形成し、次に
眉間絶縁膜（１５）を形成後、ソース線（又はドレイン
線）（２）をアルミニウム等で形成してＴ］？’Ｔアレ
ー（７）を構成する方法もある。（図示を省略する。） このような構成のＴＰＴアレー（７）を用いたマトリク
ス型液晶表示装置（１１）は、通濱、画像表示にもちい
られる関係から、第１図および第３図に示される単位表
示画素（１００）の大きさは、−辺が５０μｍから１ｆ
ｉ前後に制約され、又、この表示画素数は１常、政十な
いし故６万個が必要となる。従って、前記ＴＰＴアレー
（７）に形成するゲート線（１）とソース線（又はドレ
イン線）（２）との交差点（１４）の故も、前記表示画
素数と同数個形成される。また、ゲート線（１）、並び
にソース線（あるいはドレイン線）（２）の、８！幅は
、マ）　ＩＪクス型液晶表示装置の開口率等の制約から
、数十ミクロンメートル程度の線幅に制約され、且、表
示装置の大きさに対応した長さを必要とする。

しかし、従来のマトリクス型液晶表示装ｍ　（１１）に
用いるＴＰＴアレー（７）におけるゲー）４（１）並び
にソース？ＩＡ（あるいはドレイン線）（２）／ｉ、ｍ
述のように、アルミニウム！等で構成されているので、
低抵抗の配線が得られる一方で、特にゲート線（１）と
、ソース線（あるいけドレイン線）　（２）との交差部
（１４）で、短絡が多発しやすい。

父、前述の従来のＴＦＴアＬ／−（７）の他の例に示す
ように、ゲート線（１）に半導体不純物をドープした多
結晶シリコンを用い、ソース線（あるいけドレイン線）
（２）に、アルミニウム等を用いた７４％＆は、両配線
（１）、（２）の交差部（１４）で、短絡が訃こりにく
い一方で、ゲート線（１）が金属よりなる導体で形成さ
れていないため、高抵抗になるという欠点があった。こ
のように、従来のマトリクス型液晶表示装置に用いるＴ
ＰＴアレーでけ、ゲート線並びにソース線（あるいけド
レイン線）の両配線の層間絶縁が良好で、かつ、低抵抗
の配線が得難い欠点があった。

この発明は、前述のような欠点を除去するために′なさ
れたもので、ゲート線並びにソース、保（あるいはドレ
イン線）は、これら配線の交差部を、半導体不純物全高
濃度に混入した４覗性を示す半導体１−で構成し、上記
交差部と交差部とを接続する配線は、少なくとも一部を
金属層で構成することにより、低抵抗で、かつ層間絶縁
の艮好な配置線構造とすることを目的としている。

以下、この発明の一実施例を図について説明する。第５
図は、この発明にかかわるＴＰＴアレーの単位表示画素
を示す部分平面図、第６図は、第５図の卜１線に浴う部
分断面図、第７図は、第５図のｖト」線に浴う部分＃［
ｆｉ図である。図において、（１６）　ｉｄコンタクト
ホール、（１７）は第２ゲート線、（１８）は％２ソー
ス線（又は第２ドレイン線）で、コンタクトホール（１
６）によりソース線（又はトレイン、線＞　（２）と接
続されている。

このような構成のＴＰＴアレー（７）は、例えば石英ガ
ラス等の絶縁基板よりなるＴＰＴアレー基板（８）の表
面に複改蘭の半導体層（１３）及びソース線（又ドレイ
ン線）（２）を、まず半導体で一体化して形成し、この
半導体のドレイン領域（又はソース領域）及びソース線
（父はドレイン線）（２）部分に、Ｎ型又はＰ型の半導
体不純物として、例えばリン又はボロン等を表面濃度で
、例えば１０／７以上の高濃度に選択拡散し、この拡散
層よりなるソース線（又はドレイン線）（２）、及びド
レイン領域（又はソース領域）を形成し、次に、ゲート
線（１）並びに、ソース線（又はドレイン線）（２）の
眉間絶縁Ｊ漠（１５）を、例えばシリコンの熱酸化法等
で　ＳｉＯ２を約１０００〜２０００Ｘ程度形成する。

この後、ダート線（１）材料として、半導体層（１３）
との祭合性の良い、多結晶シリコン／　５ｉＯｚ／半導
体（Ｓｌ）糸において、安定かつ制御可能な仕事関数を
もち、また、アルミニウム等の金属類に対し容易にオー
ミックコンタクトが得られ、且、成膜技術が簡単等の特
徴を有する、例えばリン等の半導体不純物を濃度１０１
５〜１０η佃ドープした多結晶シリコンを減圧ＣＶＤ法
等で、例えば膜厚５０００　Ｘ　ＦＬ膜してゲート線（
１）とする。この後、前記拡散層より形成したソース線
（又はドレインｆｆｌ　）　（２）のコンタクトホール
（１６）をフォトエツチング法等でパターニングし、第
２ソース線（又は第２ドレイン線）（１８）、第２ゲー
ト線（１７）及びドレイン電極（又はソース電ｉ　）　
（１２）として、例えばＡｌ−８ｉ等のアルミニウム系
合系を、例えばスパッター法等で、７０００　Ｘ−程度
成膜する。

この捺、第２ソース線（又は第２ドレイン線）（１８）
並びに第２ゲート線（１７）は第５図に示すように、ゲ
ート線（１）とソース線（又はドレイン線）（２）の交
差部（１４）には形成せず、各交差部（１４）間のゲー
ト線（１）及びソース線（又はドレイン線）（２）を短
絡するように形成して、二層配線とする。このようにし
て形成したＴＦ’Ｔアレー（７）を用い、従来例と同様
にして、マトリクス型液晶表示装置（１１）が得られる
。

なお、この発明の実施例では、第２ソース線（又は第２
ドレイン線）（１８）は２ケ所のコンタクトホール（１
６）によりソース線（又はドレイン線）（２）と接続さ
れていたが、接続面積を増加して、より安定で低抵抗の
配線としてもよい。第８図及び第（９） ９図はこの発明にかかわるＴＰＴアレーの他の実施例を
示す第５図の■−■線に涜う部分断面図である。

第８図はコンタクトホール（１６）の改を増加させた例
であり、第９図はスリット状のコンタクトホール（１６
）を形成した例である。また、この発明の実施例では、
ダート線及びソース線（又はドレイン線）を二層配線と
したものを示したが、ゲート線及びソース線（又はドレ
イン線）の配線構造を、ゲート線（１）とソース線（又
はドレイン線）伐）の交差部（１４）は半導体不純物を
混入した半導体で、交差部（１４）間は金属で、一体に
形成して、一層よりなるゲート線及びソース線（又はド
レイン線）としてもよい。

また、この発明の実施例では、マトリクス型液晶表示装
置（１１）を用いて説明したが、例えばエレクトロクロ
ミック素子を用いたマトリクス型表示装置に対しても適
用できる。また、この発明の実施例では、ゲート線（１
）を半導体不純物をドープした多結晶シリコンをＣＶＤ
法で成膜したが、気相酸（１０） 良法で多結晶シリコン層を作ってもよいし、不純物の混
入法として、イオンプランテーションによって混入して
もよい。

以上のように、この発明によれば、ゲート線並びにソー
ス線（あるいはドレイン線）は、これら配線の交差部を
、半導体不純物を高濃度に混入した導電性を示す半導体
層で構成し、上記交差部と交差部とを接続する配線は、
少なくとも一部を金属層で構成したので、低抵抗で、か
つゲート線並びにソース線（あるいはドレイン線）の両
配線の層間絶縁の良好な配線構造をもち、点欠陥や線状
欠陥のない高品位、高品質なマトリクス型表示装置が得
られる効果がある。

【図面の簡単な説明】

第１図はマトリクス型液晶表示装置に用いられるＴＰＴ
アレーの一部分を示す回路構成図、第２図はマトリクス
型液晶表示装置を示す部分断面図、第３図は従来のマト
リクス型液晶表示装置におけるＴＰＴアレーの単位表示
画素を示す部分平面図、第４図は第３図のＩＶ−ｆｆ線
に浴う部分断面図、（１１） 第５図はこの発明にかかわるＴＰＴアレーの単位表示画
素を示す部分平面図、第６図は第５図の■−■線に清う
部分断面図、第７図は第５図の糧−ＶＭａＫ、清う部分
断面図、第８図及び第９図はそれぞれこの発明にかかわ
るＴＰＴアレーの他の実施例を示す第５図のト」線に浴
う部分断面図である。 図において、（１）はゲート線、（２）はソース線（又
はドレイン線）　、（３）はＭＯ８型トランジスタより
１６ＴＰＴ、（１１）Ｉｄマ）　ｌＪり、２．型表示装
置、（１００）は単位表示画素、（１４）はゲート線並
びにソース線（あるいけドレイン線）の交差部を示す。 なお、図中同一符号は同−又は相当部分を示す。 代　理　人　　葛　　野　　　信　　−（１２） ５３ 第す図 １４ 第６図 第７図 第８図 第９図 手続補正書（自発） １．事件の表示　　　　特願昭５７−２０８１１７号２
、発明の名称　　　　マトリクス型表示装置３、補正を
する者 事件との関係　　　特許出願人 住　所　　　　　東京都千代田区丸の内二丁月２番３号
名　称（６０１）　　　三菱電機株式会社代表者片山仁
八部 ４、代理人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 ５、補正の対象 明細誓の発明の詳細な説明の欄。 ６、　　＠正の内容 （１）　　明細誉第９頁第５行の１アルミニウム系合系
、を１アルミニウム系合金、に訂正１−る。 （２）　　同第１１頁第２行の１イオンプランテーシヨ
ン、を１イオンインプランテーシヨン、と訂正する。 以　　上

Claims (4)

【特許請求の範囲】
1. （１）　Ｍ　ＯＳ　ｍ　）ランジスタを有する表示画素
   がマトリクス状に配列され、これらトランジスタのゲー
   ト線並びにソース線（あるいはドレイン線）が格子状に
   配線されているものにおいて、上記ゲート線並びに上記
   ソース線（あるいは上記ドレイン線）は、これら配線の
   交差部が、半導体不純物を高濃度に混入した導電性を示
   す半導体層で構成され、上記交差部と交差部を接続する
   配線は少なくとも一部が金属層で構成されていることを
   特徴とするマトリクス型表示装置。
2. （２）ゲート線は、ソース線（あるいはドレイン、・１
   泉）との交差部が、半導体不純物をドーグした多結晶シ
   リコン構成されていることを特徴とする特許　、請求の
   範囲第１項記載のマトリクス型表示装置。
3. （３）ソース線（あるいはドレイン線）は、ゲート線と
   の交差部が、半導体不純物を拡散した半導体層で構成さ
   れていることを特徴とする特許請求の範囲第１項又は第
   ２項記載のマトリクス型表示装置。
4. （４）ゲート線並びにソース線（あるいはドレイン線）
   は、これら配線の交差部と交差部を接続する配線が、半
   導体不純物を高濃度に混入した導電性を示す半導体層と
   、金属層の二層配線により構成されていることを特徴と
   する特許請求の範囲第１項ないし第３項のいづれかに記
   載のマトリクス型表示装置。