JPH0362243B2 - - Google Patents
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- JPH0362243B2 JPH0362243B2 JP57208117A JP20811782A JPH0362243B2 JP H0362243 B2 JPH0362243 B2 JP H0362243B2 JP 57208117 A JP57208117 A JP 57208117A JP 20811782 A JP20811782 A JP 20811782A JP H0362243 B2 JPH0362243 B2 JP H0362243B2
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- JP
- Japan
- Prior art keywords
- line
- drain
- display device
- source
- tft array
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
この発明は、例えば液晶等によるマトリクス型
表示装置、特にその通称薄膜トランジスタ
（Thin Film Transister−以下TFTと略記する
−）アレーの配線構造に関するものである。
表示装置、特にその通称薄膜トランジスタ
（Thin Film Transister−以下TFTと略記する
−）アレーの配線構造に関するものである。
第１図は、マトリクス型液晶表示装置に用いら
れるTFTアレーの一部分を示す回路構成図であ
る。図において、１はゲート線、２はソース線
（又はドレイン線）３はMOS型トランジスタより
なるTFT、４は液晶に電圧を印加するための表
示電極、５は蓄積コンデンサ、６は液晶、７は
TFTアレー、１００は単位表示画素で示す。
TFTアレー７は複数個のゲート線１及び、これ
らのゲート線１と直交する複数個のソース線（又
はドレイン線）２とを備え、その各交点に、
MOS型トランジスタよりなるTFT３、表示電極
４、及び信号蓄積コンデンサー５等が形成され、
単位表示画素１００を構成している。
れるTFTアレーの一部分を示す回路構成図であ
る。図において、１はゲート線、２はソース線
（又はドレイン線）３はMOS型トランジスタより
なるTFT、４は液晶に電圧を印加するための表
示電極、５は蓄積コンデンサ、６は液晶、７は
TFTアレー、１００は単位表示画素で示す。
TFTアレー７は複数個のゲート線１及び、これ
らのゲート線１と直交する複数個のソース線（又
はドレイン線）２とを備え、その各交点に、
MOS型トランジスタよりなるTFT３、表示電極
４、及び信号蓄積コンデンサー５等が形成され、
単位表示画素１００を構成している。
第２図は、このようなTFTアレー７を用いた
マトリクス型液晶表示装置を示す部分断面図であ
る。図において、８はTFTアレー基板、９は透
明導電膜、１０はTFTアレー基板８に対向する
透明導電膜９を有する対向基板で、この対向基板
１０と、TFTアレー基板８との間に液晶６が挾
持されている。１１はマトリクス型液晶表示装置
を示し、TFTアレー７からの信号に応じて表示
電極４と透明導電膜９との間に電圧が印加され、
液晶表示がなされる。このようなマトリクス型液
晶表示装置１１に用いる従来のTFTアレー７は
次のような構成で形成される。
マトリクス型液晶表示装置を示す部分断面図であ
る。図において、８はTFTアレー基板、９は透
明導電膜、１０はTFTアレー基板８に対向する
透明導電膜９を有する対向基板で、この対向基板
１０と、TFTアレー基板８との間に液晶６が挾
持されている。１１はマトリクス型液晶表示装置
を示し、TFTアレー７からの信号に応じて表示
電極４と透明導電膜９との間に電圧が印加され、
液晶表示がなされる。このようなマトリクス型液
晶表示装置１１に用いる従来のTFTアレー７は
次のような構成で形成される。
第３図は、従来のマトリクス型液晶表示装置に
おけるTFTアレーの単位表示画素を示す部分平
面図、第４図は第３図の−線に沿う部分断面
図である。
おけるTFTアレーの単位表示画素を示す部分平
面図、第４図は第３図の−線に沿う部分断面
図である。
図において、１２はドレイン電極、（又はソー
ス電極）、１３はTFTの半導体層、１４はゲート
線１とソース線（又はドレイン線）２の交差部、
１５はゲート線１とソース線（あるいはドレイン
線）２との間の層間絶縁膜を示す。
ス電極）、１３はTFTの半導体層、１４はゲート
線１とソース線（又はドレイン線）２の交差部、
１５はゲート線１とソース線（あるいはドレイン
線）２との間の層間絶縁膜を示す。
このような、従来のマトリクス型液晶表示装置
１１に用いられるTFTアレー７は、例えば、石
英ガラス等の絶縁基板よりなるTFTアレー基板
８の表面に、複数個のMOS型トランジスタより
なるTFT３、蓄積コンデンサ５、及び表示電極
４を形成し、ソース線（又はドレイン線）２とな
る例えばアルミニウム等を蒸着法で形成しバター
ニングした後、層間絶縁膜１５として、例えば、
シリコンナイトライド（SiN）等をプラズマ
CVD法等で、形成し、バターニングして、ひき
続き、ゲート線１となる。例えばアルミニウム等
を蒸着法等で形成、バターニングし、TFTアレ
ー７を形成する。又、他の実施例として、ゲート
線１を半導体不純物をドープした多結晶シリコン
で形成し、次に層間絶縁膜１５を形成後、ソース
線（又はドレイン線）２をアルミニウム等で形成
してTFTアレー７を構成する方法もある。（図示
を省略する。） このような構成のTFTアレー７を用いたマト
リクス型液晶表示装置１１は、通常、画像表示に
もちいられる関係から、第１図および第３図に示
される単位表示画素１００の大きさは、一辺が
50μmから１mm前後に制約され、又、この表示画
素数は通常、数千ないし数百万個が必要となる。
従つて、前記TFTアレー７に形成するソース線
１とソース線（又はドレイン線）２との交差点１
４の数も、前記表示画素数と同数個形成される。
また、ゲート線１、並びにソース線（あるいはド
レイン線）２の線幅は、マトリクス型液晶表示装
置の開口率等の制約から、数十ミクロンメートル
程度の線幅に制約され、且、表示装置の大きささ
に対応した長さを必要とする。
１１に用いられるTFTアレー７は、例えば、石
英ガラス等の絶縁基板よりなるTFTアレー基板
８の表面に、複数個のMOS型トランジスタより
なるTFT３、蓄積コンデンサ５、及び表示電極
４を形成し、ソース線（又はドレイン線）２とな
る例えばアルミニウム等を蒸着法で形成しバター
ニングした後、層間絶縁膜１５として、例えば、
シリコンナイトライド（SiN）等をプラズマ
CVD法等で、形成し、バターニングして、ひき
続き、ゲート線１となる。例えばアルミニウム等
を蒸着法等で形成、バターニングし、TFTアレ
ー７を形成する。又、他の実施例として、ゲート
線１を半導体不純物をドープした多結晶シリコン
で形成し、次に層間絶縁膜１５を形成後、ソース
線（又はドレイン線）２をアルミニウム等で形成
してTFTアレー７を構成する方法もある。（図示
を省略する。） このような構成のTFTアレー７を用いたマト
リクス型液晶表示装置１１は、通常、画像表示に
もちいられる関係から、第１図および第３図に示
される単位表示画素１００の大きさは、一辺が
50μmから１mm前後に制約され、又、この表示画
素数は通常、数千ないし数百万個が必要となる。
従つて、前記TFTアレー７に形成するソース線
１とソース線（又はドレイン線）２との交差点１
４の数も、前記表示画素数と同数個形成される。
また、ゲート線１、並びにソース線（あるいはド
レイン線）２の線幅は、マトリクス型液晶表示装
置の開口率等の制約から、数十ミクロンメートル
程度の線幅に制約され、且、表示装置の大きささ
に対応した長さを必要とする。
しかし、従来のマトリクス型液晶表示装置１１
に用いるTFTアレー７におけるゲート線１並び
にソース線（あるいはドレイン線）２は、前述の
ように、アルミニウム等で構成されているので、
低抵抗の配線が得られる一方で、ヒロツクを生じ
やすく、このため特にゲート線１と、ソース線
（あるいはドレイン線）２との交差部１４で、短
絡が多発しやすい。
に用いるTFTアレー７におけるゲート線１並び
にソース線（あるいはドレイン線）２は、前述の
ように、アルミニウム等で構成されているので、
低抵抗の配線が得られる一方で、ヒロツクを生じ
やすく、このため特にゲート線１と、ソース線
（あるいはドレイン線）２との交差部１４で、短
絡が多発しやすい。
又、前述の従来のTFTアレー７の他の例に示
すように、ゲート線１に半導体不純物をドープし
た多結晶シリコンを用い、ソース線（あるいはド
レイン線）２に、アルミニウム等を用いた場合
は、両配線１，２の交差部１４で、短絡がおこり
にくい一方で、ゲート線１が金属よりなる導体で
形成されていないため、高抵抗になるという欠点
があつた。このように、従来のマトリクス型液晶
表示装置に用いるTFTアレーでは、ゲート線並
びにソース線（あるいはドレイン線）の両配線の
層間絶縁が良好で、かつ、低抵抗の配線が得難い
欠点があつた。
すように、ゲート線１に半導体不純物をドープし
た多結晶シリコンを用い、ソース線（あるいはド
レイン線）２に、アルミニウム等を用いた場合
は、両配線１，２の交差部１４で、短絡がおこり
にくい一方で、ゲート線１が金属よりなる導体で
形成されていないため、高抵抗になるという欠点
があつた。このように、従来のマトリクス型液晶
表示装置に用いるTFTアレーでは、ゲート線並
びにソース線（あるいはドレイン線）の両配線の
層間絶縁が良好で、かつ、低抵抗の配線が得難い
欠点があつた。
この発明は、前述のような欠点を除去するため
になされたもので、ゲート線並びにソース線（あ
るいはドレイン線）は、これら配線の交差部を、
半導体不純物を高濃度に混入した導電性を示す半
導体層で構成し、上記交差部と交差部とを接続す
る配線は、少なくとも一部を金属層で構成するこ
とにより、低抵抗で、かつ層間絶縁の良好な配線
構造とすることを目的としている。
になされたもので、ゲート線並びにソース線（あ
るいはドレイン線）は、これら配線の交差部を、
半導体不純物を高濃度に混入した導電性を示す半
導体層で構成し、上記交差部と交差部とを接続す
る配線は、少なくとも一部を金属層で構成するこ
とにより、低抵抗で、かつ層間絶縁の良好な配線
構造とすることを目的としている。
以下、この発明の一実施例を図について説明す
る。第５図は、この発明にかかわるTFTアレー
の単位表示画素を示す部分平面図、第６図は、第
５図の−線に沿う部分断面図、第７図は、第
５図の−線に沿う部分断面図である。図にお
いて、１６はコンタクトホール、１７は第２ゲー
ト線、１８は第２ソース線（又は第２ドレイン
線）で、コンタクトホール１６によりソース線
（又はドレイン線）２と接続されている。
る。第５図は、この発明にかかわるTFTアレー
の単位表示画素を示す部分平面図、第６図は、第
５図の−線に沿う部分断面図、第７図は、第
５図の−線に沿う部分断面図である。図にお
いて、１６はコンタクトホール、１７は第２ゲー
ト線、１８は第２ソース線（又は第２ドレイン
線）で、コンタクトホール１６によりソース線
（又はドレイン線）２と接続されている。
このような構成のTFTアレー７は、例えば石
英ガラス等の絶縁基板よりなるTFTアレー基板
８の表面に複数個の半導体層１３及びソース線
（又ドレイン線）２を、まず半導体で一体化して
形成し、この半導体のドレイン領域（又はソース
領域）及びソース線（又はドレイン線）２部分
に、Ｎ型又はＰ型の半導体不純物として、例えば
リン又はボロン等を表面濃度で、例えば1018コ／
cm3以上の高濃度に選択拡散し、この拡散層よりな
るソース線（又はドレイン線）２、及びドレイン
領域（又はソース領域）を形成し、次に、ゲート
線１並びに、ソース線（又はドレイン線）２の層
間絶縁膜１５を、例えばシリコンの熱酸化法等
で、SiO2を約1000〜20000Å程度形成する。この
後、ゲート線１材料として、半導体層１３との整
合性の良い、多結晶シリコン／SiO2／半導体
（Si）系において、安定かつ制御可能な仕事関数
をもち、また、アルミニウム等の金属類に対し容
易にオーミツクコンタクトが得られ、且、成膜技
術が簡単等の特徴を有する、例えばリン等の半導
体不純物を濃度1015〜1016コ／cm2ドープした多結
晶シリコンを減圧CVD法等で、例えば膜厚5000
Å成膜してゲート線１とする。この後、前記拡散
層より形成したソース線（又はドレイン線）２の
コンタクトホール１６をフオトエツチング法等で
バターニングし、第２ソース線（又は第２ドレイ
ン線）１８、第２ゲート線１７及びドレイン電極
（又はソース電極）１２として、例えばAl−Si等
のアルミニウム系合金を、例えばスパツター法等
で、7000Å程度成膜する。この際、第２ソース線
（又は第２ドレイン線）１８並びに第２ゲート線
１７は第５図に示すように、ゲート線１とソース
線（又はドレイン線）２の交差部１４には形成せ
ず、各交差部１４間のゲート線１及びソース線
（又はドレイン線）２を短絡するように形成して、
二層配線とする。このようにして形成したTFT
アレー７を用いて、従来例と同様にして、マトリ
クス型液晶表示装置１１が得られる。
英ガラス等の絶縁基板よりなるTFTアレー基板
８の表面に複数個の半導体層１３及びソース線
（又ドレイン線）２を、まず半導体で一体化して
形成し、この半導体のドレイン領域（又はソース
領域）及びソース線（又はドレイン線）２部分
に、Ｎ型又はＰ型の半導体不純物として、例えば
リン又はボロン等を表面濃度で、例えば1018コ／
cm3以上の高濃度に選択拡散し、この拡散層よりな
るソース線（又はドレイン線）２、及びドレイン
領域（又はソース領域）を形成し、次に、ゲート
線１並びに、ソース線（又はドレイン線）２の層
間絶縁膜１５を、例えばシリコンの熱酸化法等
で、SiO2を約1000〜20000Å程度形成する。この
後、ゲート線１材料として、半導体層１３との整
合性の良い、多結晶シリコン／SiO2／半導体
（Si）系において、安定かつ制御可能な仕事関数
をもち、また、アルミニウム等の金属類に対し容
易にオーミツクコンタクトが得られ、且、成膜技
術が簡単等の特徴を有する、例えばリン等の半導
体不純物を濃度1015〜1016コ／cm2ドープした多結
晶シリコンを減圧CVD法等で、例えば膜厚5000
Å成膜してゲート線１とする。この後、前記拡散
層より形成したソース線（又はドレイン線）２の
コンタクトホール１６をフオトエツチング法等で
バターニングし、第２ソース線（又は第２ドレイ
ン線）１８、第２ゲート線１７及びドレイン電極
（又はソース電極）１２として、例えばAl−Si等
のアルミニウム系合金を、例えばスパツター法等
で、7000Å程度成膜する。この際、第２ソース線
（又は第２ドレイン線）１８並びに第２ゲート線
１７は第５図に示すように、ゲート線１とソース
線（又はドレイン線）２の交差部１４には形成せ
ず、各交差部１４間のゲート線１及びソース線
（又はドレイン線）２を短絡するように形成して、
二層配線とする。このようにして形成したTFT
アレー７を用いて、従来例と同様にして、マトリ
クス型液晶表示装置１１が得られる。
なお、この発明の実施例では、第２ソース線
（又は第２ドレイン線）１８は２ケ所のコンタク
トホール１６によりソース線（又はドレイン線）
２と接続されていたが、接続面積を増加して、よ
り安定で低抵抗の配線としてもよい。第８図及び
第９図はこの発明にかかわるTFTアレーの他の
実施例を示す第５図の−線に沿う部分断面図
である。
（又は第２ドレイン線）１８は２ケ所のコンタク
トホール１６によりソース線（又はドレイン線）
２と接続されていたが、接続面積を増加して、よ
り安定で低抵抗の配線としてもよい。第８図及び
第９図はこの発明にかかわるTFTアレーの他の
実施例を示す第５図の−線に沿う部分断面図
である。
第８図はコンタクトホール１６の数を増加させ
た例であり、第９図はスリツト状のコンタクトホ
ール１６を形成した例である。また、この発明の
実施例では、ゲート線及びソース線（又はドレイ
ン線）を二層配線としたものを示したが、ゲート
線及びソース線（又はドレイン線）の配線構造
を、ゲート線１とソース線（又はドレイン線）２
の交差部１４は半導体不純物を混入した半導体
で、交差部１４間は金属で、一体に形成して、一
層よりなるゲート線及びソース線（又はドレイン
線）としてもよい。
た例であり、第９図はスリツト状のコンタクトホ
ール１６を形成した例である。また、この発明の
実施例では、ゲート線及びソース線（又はドレイ
ン線）を二層配線としたものを示したが、ゲート
線及びソース線（又はドレイン線）の配線構造
を、ゲート線１とソース線（又はドレイン線）２
の交差部１４は半導体不純物を混入した半導体
で、交差部１４間は金属で、一体に形成して、一
層よりなるゲート線及びソース線（又はドレイン
線）としてもよい。
また、この発明の実施例では、マトリクス型液
晶表示装置１１を用いて説明したが、例えばエレ
クトロクロミツク素子を用いたマトリクス型表示
装置に対しても適用できる。また、この発明の実
施例では、ゲート線１を半導体不純物をドープし
た多結晶シリコンをCVD法で成膜したが、気相
成長法で多結晶シリコン層を作つてもよいし、不
純物の混入法として、イオンインプランテーシヨ
ンによつて混入してもよい。
晶表示装置１１を用いて説明したが、例えばエレ
クトロクロミツク素子を用いたマトリクス型表示
装置に対しても適用できる。また、この発明の実
施例では、ゲート線１を半導体不純物をドープし
た多結晶シリコンをCVD法で成膜したが、気相
成長法で多結晶シリコン層を作つてもよいし、不
純物の混入法として、イオンインプランテーシヨ
ンによつて混入してもよい。
以上のように、この発明によれば、ゲート線並
びにソース線（あるいはドレイン線）は、これら
配線の交差部を、半導体不純物を高濃度に混入し
た導電性を示す半導体層で構成し、上記交差部と
交差部とを接続する配線は、少なくとも一部を金
属層で構成したので、低抵抗で、かつゲート線並
びにソース線（あるいはドレイン線）の両配線の
層間絶縁の良好な配線構造をもち、点欠陥や線状
欠陥のない高品位、高品質なマトリクス型表示装
置が得られる効果がある。
びにソース線（あるいはドレイン線）は、これら
配線の交差部を、半導体不純物を高濃度に混入し
た導電性を示す半導体層で構成し、上記交差部と
交差部とを接続する配線は、少なくとも一部を金
属層で構成したので、低抵抗で、かつゲート線並
びにソース線（あるいはドレイン線）の両配線の
層間絶縁の良好な配線構造をもち、点欠陥や線状
欠陥のない高品位、高品質なマトリクス型表示装
置が得られる効果がある。
第１図はマトリクス型液晶表示装置に用いられ
るTFTアレーの一部分を示す回路構成図、第２
図はマトリクス型液晶表示装置を示す部分断面
図、第３図は従来のマトリクス型液晶表示装置に
おけるTFTアレーの単位表示画素を示す部分平
面図、第４図は第３図の−線に沿う部分断面
図、第５図はこの発明にかかわるTFTアレーの
単位表示画素を示す部分平面図、第６図は第５図
の−線に沿う部分断面図、第７図は第５図の
−線に沿う部分断面図、第８図及び第９図は
それぞれこの発明にかかわるTFTアレーの他の
実施例を示す第５図の−線に沿う部分断面図
である。 図において、１はゲート線、２はソース線（又
はドレイン線）、３はMOS型トランジスタよりな
るTFT、１１はマトリクス型表示装置、１００
は単位表示画素、１４はゲート線並びにソース線
（あるいはドレイン線）の交差部を示す。なお、
図中同一符号は同一又は相当部分を示す。
るTFTアレーの一部分を示す回路構成図、第２
図はマトリクス型液晶表示装置を示す部分断面
図、第３図は従来のマトリクス型液晶表示装置に
おけるTFTアレーの単位表示画素を示す部分平
面図、第４図は第３図の−線に沿う部分断面
図、第５図はこの発明にかかわるTFTアレーの
単位表示画素を示す部分平面図、第６図は第５図
の−線に沿う部分断面図、第７図は第５図の
−線に沿う部分断面図、第８図及び第９図は
それぞれこの発明にかかわるTFTアレーの他の
実施例を示す第５図の−線に沿う部分断面図
である。 図において、１はゲート線、２はソース線（又
はドレイン線）、３はMOS型トランジスタよりな
るTFT、１１はマトリクス型表示装置、１００
は単位表示画素、１４はゲート線並びにソース線
（あるいはドレイン線）の交差部を示す。なお、
図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ MOS型トランジスタを有する表示画素がマ
トリクス状に配列され、これらトランジスタに接
続された複数のゲート線並びに複数のソース線
（あるいはドレイン線）が絶縁層を介して格子状
に配線されているものにおいて、上記ゲート線並
びに上記ソース線（あるいは上記ドレイン線）は
これら配線の交差部が、リン又はボロンを1015
コ／cm2以上の濃度に混入されたシリコン層で構成
され、上記交差部と交差部とを接続する配線は少
なくとも一部が金属層で構成されていることを特
徴とするマトリクス型表示装置。 ２ ゲート線並びにソース線（あるいはドレイン
線）は、これら配線の交差部と交差部とを接続す
る配線が、リン又はボロンを1015コ／cm2以上の濃
度に混入されたシリコン層と金属層との二層配線
により構成されていることを特徴とする特許請求
の範囲第１項に記載のマトリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208117A JPS5997178A (ja) | 1982-11-25 | 1982-11-25 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208117A JPS5997178A (ja) | 1982-11-25 | 1982-11-25 | マトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997178A JPS5997178A (ja) | 1984-06-04 |
| JPH0362243B2 true JPH0362243B2 (ja) | 1991-09-25 |
Family
ID=16550911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208117A Granted JPS5997178A (ja) | 1982-11-25 | 1982-11-25 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997178A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140926U (ja) * | 1984-02-24 | 1985-09-18 | 三洋電機株式会社 | 表示装置 |
| JPH0610349Y2 (ja) * | 1984-12-30 | 1994-03-16 | ホシデン株式会社 | 液晶表示素子 |
| JPS61179486A (ja) * | 1985-02-04 | 1986-08-12 | 三菱電機株式会社 | 半導体装置 |
| FR2585167B1 (fr) * | 1985-07-19 | 1993-05-07 | Gen Electric | Structures conductrices redondantes pour affichages a cristaux liquides commandes par des transistors a effet de champ en couche mince |
-
1982
- 1982-11-25 JP JP57208117A patent/JPS5997178A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5997178A (ja) | 1984-06-04 |
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