JPS59971B2 - シユウセキカイロソウチ - Google Patents
シユウセキカイロソウチInfo
- Publication number
- JPS59971B2 JPS59971B2 JP50145465A JP14546575A JPS59971B2 JP S59971 B2 JPS59971 B2 JP S59971B2 JP 50145465 A JP50145465 A JP 50145465A JP 14546575 A JP14546575 A JP 14546575A JP S59971 B2 JPS59971 B2 JP S59971B2
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- JP
- Japan
- Prior art keywords
- output
- power supply
- input
- terminals
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 4
- 238000012360 testing method Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置の初期状態設定に関す
るものである。
るものである。
半導体装置に集積回路構造が取入れられてからの進歩に
はいちじるしいものがあり現在ではワンチップの集積回
路中にかなりの機能を構成するに至つている。
はいちじるしいものがあり現在ではワンチップの集積回
路中にかなりの機能を構成するに至つている。
たとえばワンチップＣＰＵがその代表的例と言えるであ
ろう。従来の５５１又は小規模なＭＳＩでは回路機能を
司どつているフリップフロップやゲートブロックを本来
ＩＣに必要な入出力端子でかなわ自由にその状態をセッ
ティングできるので、ＩＣのテスト等には何ら問題は生
じなかつた。しかし、一般にＬＳＩと呼ばれるような上
例のごときワンチップＣｐＵ又は複雑な機能が集積され
ているものでは本来必要とされる入出力端子で内部のフ
リップフロップやレジスター類を自由にセッティングす
ることはできない。このためにこのようなＩＣでは本来
の機能動作に必要な入出力端子以外にＩＣをテストする
目的のためにのみ設けられた入力端子等が設けられてい
るのが普通である。また一方これらのＩＣでは本来動作
に必要な入出力端子の数も多くなつてきている。従つて
テストに必要なテスト用端子の数もＩＣのパッケージに
許容されるピン数から制限される。このような場合、テ
スト信号を得る手段として本来の動作にまつたく起わ得
ないような状態を入出力端子で検出しこれをテスト信号
とする方法も取られている。しかしこの方法ではこれら
の入出力端子に本来の動作とは関係無いテスト信号検出
のための回路が付加されることになり電気的特性の劣化
をまねく。特にＩＣに高速動作を要求したり多数のファ
ンインやファンアウトを要求されるシステムの構成にお
いては上記方法を使用することは困難である。本発明の
目的は本来の機能動作に必要な入力端子以外にテスト用
端子を設けることなく、さらに、上述のごとき入出力端
子の電気的特性を劣化させることなくテスト信号を得る
ことにある。
ろう。従来の５５１又は小規模なＭＳＩでは回路機能を
司どつているフリップフロップやゲートブロックを本来
ＩＣに必要な入出力端子でかなわ自由にその状態をセッ
ティングできるので、ＩＣのテスト等には何ら問題は生
じなかつた。しかし、一般にＬＳＩと呼ばれるような上
例のごときワンチップＣｐＵ又は複雑な機能が集積され
ているものでは本来必要とされる入出力端子で内部のフ
リップフロップやレジスター類を自由にセッティングす
ることはできない。このためにこのようなＩＣでは本来
の機能動作に必要な入出力端子以外にＩＣをテストする
目的のためにのみ設けられた入力端子等が設けられてい
るのが普通である。また一方これらのＩＣでは本来動作
に必要な入出力端子の数も多くなつてきている。従つて
テストに必要なテスト用端子の数もＩＣのパッケージに
許容されるピン数から制限される。このような場合、テ
スト信号を得る手段として本来の動作にまつたく起わ得
ないような状態を入出力端子で検出しこれをテスト信号
とする方法も取られている。しかしこの方法ではこれら
の入出力端子に本来の動作とは関係無いテスト信号検出
のための回路が付加されることになり電気的特性の劣化
をまねく。特にＩＣに高速動作を要求したり多数のファ
ンインやファンアウトを要求されるシステムの構成にお
いては上記方法を使用することは困難である。本発明の
目的は本来の機能動作に必要な入力端子以外にテスト用
端子を設けることなく、さらに、上述のごとき入出力端
子の電気的特性を劣化させることなくテスト信号を得る
ことにある。
本発明は、少くとも２つの電源端子を有するＩＣにおい
てテスト開始時において一方の電源をＯＮ他の電源をＯ
ＦＦとすることにより、回路のテスト信号を得て、これ
をテスト開始に当つてのイニシャル信号とすることにあ
る。
てテスト開始時において一方の電源をＯＮ他の電源をＯ
ＦＦとすることにより、回路のテスト信号を得て、これ
をテスト開始に当つてのイニシャル信号とすることにあ
る。
通常電源端子は入出力端子に比べ大電流を流すためこれ
らの端子に接続されるテスト用回路の、たとえば入力電
流等は電源電流に比べて無視できるものであり何ら電気
的特性に影響を与えるものでない。以下に図面を用い本
発明の実施例を図面を用い詳細に説明する。第１図にお
いては説明を明確にするために４桁のカウンター回路を
例にとり、説明に必要な回路のみを表示してある。
らの端子に接続されるテスト用回路の、たとえば入力電
流等は電源電流に比べて無視できるものであり何ら電気
的特性に影響を与えるものでない。以下に図面を用い本
発明の実施例を図面を用い詳細に説明する。第１図にお
いては説明を明確にするために４桁のカウンター回路を
例にとり、説明に必要な回路のみを表示してある。
以下に各部の説明をする。１００は実施例としてとりあ
げたＩＣチツプを示す。
げたＩＣチツプを示す。
１１，１２はＩＣを動作させるのに必要な電源Ｖｌ，Ｖ
２の端子であり、１３はグラウンド端子である。
２の端子であり、１３はグラウンド端子である。
１の０ｎによりカウンター回路は動作状態となりＶ２は
カウンタの動作状態には直接関係のない他の回路部（た
とえば出力ドライバー）の電源である２０はクロツク入
力端子、２１〜２５はＩＣの本来の動作に必要な入出力
端子である。
カウンタの動作状態には直接関係のない他の回路部（た
とえば出力ドライバー）の電源である２０はクロツク入
力端子、２１〜２５はＩＣの本来の動作に必要な入出力
端子である。
３１〜３４はフリツプフロツプ（以後Ｆ／Ｆと略す）で
ある。
ある。
Ｆ／Ｆ自体のクロツクＣＬは２０に接続されている。ま
たりセツトＲには５１の出力が接続されている。３１の
出力は３２及び４１，３２の出力は３３及び４１，３３
の出力は３４及び４１に、３４の出力は４１に各々接続
されている。
たりセツトＲには５１の出力が接続されている。３１の
出力は３２及び４１，３２の出力は３３及び４１，３３
の出力は３４及び４１に、３４の出力は４１に各々接続
されている。
４１はゲート回路であり、２１〜２５に接続されている
。
。
５１はＶｌ，Ｖ２を入力とするＭ１ゲートであり、出力
は前述のごとく各Ｆ／Ｆ（７）Ｒに接続されている。
は前述のごとく各Ｆ／Ｆ（７）Ｒに接続されている。
第２図は第１図の動作を示すタイミングチヤートであり
、波形を示す番号は図１に示す番号と対応している。
、波形を示す番号は図１に示す番号と対応している。
１１，１２の０ｎ，０ｆｆは電源の０ｎ，０ｆｆ状態で
ある。
ある。
５１，３１〜３４の０，１は論理の０，１である。
２０のＴｎ（ｎ＝１〜ｎ）はクロツク周知である。
ＴＯはテスタの１テスト周期であり、Ｔ１はＶ２の１よ
りの遅れ時間である。第２図を参照しながら第１図の回
路動作を説明する。
りの遅れ時間である。第２図を参照しながら第１図の回
路動作を説明する。
ＴＯはＩＣをテストするのに必要な時間であり、テスタ
によりグランド端子１３と電源端子１１に印加される電
源波形である。
によりグランド端子１３と電源端子１１に印加される電
源波形である。
ここでゲート５１が存在せずＲに信号が加わらないと仮
定する。Ｖ１が０ｎすることによりカウンタ回路を構成
しているＦ／Ｆ３ｌ〜３４は外部からはコントロールで
きない任意状態にセツトされてしまうので第２図、３１
〜３４に示したような初期状態０からは動作しなくなる
。すなわちゲート回路４１を通して出力端子から外部へ
得られる出力信号波形の出発点は予想できずテストパタ
ーンの出発時刻を決定することは困難となる。そこでＶ
１とＦ／Ｆの動作には直接関係しない電源Ｖ２を入力と
するＡＮＤゲート５１を設けてやり出力をＲに接続すれ
ば１が０ｎＬ．ｖ２が０ｎするまでのＴ１の時間に５１
は１となりＲにりセツト信号１を供給する。Ｆ／Ｆはり
セツトされ初期状態０となる。各々のＦ／Ｆが初期状態
０から出発すればゲート回路４１からの出力信号波形は
クロツクと対応付けができる。第２図の２０のＴ，〜Ｔ
３をＴ１、すなわち初期状態設定時間とすればＴ４から
の出力信号波形は明確にわかるのでＴ４に同期してテス
トパターンをランさせることによりテストは可能となる
〜 以上詳述したごとく本方法によれば専用のテスト端子を
用いることなく、また電気的特性を劣下させることなく
テスト信号を得ることができる。
定する。Ｖ１が０ｎすることによりカウンタ回路を構成
しているＦ／Ｆ３ｌ〜３４は外部からはコントロールで
きない任意状態にセツトされてしまうので第２図、３１
〜３４に示したような初期状態０からは動作しなくなる
。すなわちゲート回路４１を通して出力端子から外部へ
得られる出力信号波形の出発点は予想できずテストパタ
ーンの出発時刻を決定することは困難となる。そこでＶ
１とＦ／Ｆの動作には直接関係しない電源Ｖ２を入力と
するＡＮＤゲート５１を設けてやり出力をＲに接続すれ
ば１が０ｎＬ．ｖ２が０ｎするまでのＴ１の時間に５１
は１となりＲにりセツト信号１を供給する。Ｆ／Ｆはり
セツトされ初期状態０となる。各々のＦ／Ｆが初期状態
０から出発すればゲート回路４１からの出力信号波形は
クロツクと対応付けができる。第２図の２０のＴ，〜Ｔ
３をＴ１、すなわち初期状態設定時間とすればＴ４から
の出力信号波形は明確にわかるのでＴ４に同期してテス
トパターンをランさせることによりテストは可能となる
〜 以上詳述したごとく本方法によれば専用のテスト端子を
用いることなく、また電気的特性を劣下させることなく
テスト信号を得ることができる。
また現在の集積回路技術をもつてすればＭのゲート５１
のような検出用ゲートをＩＣチツプ上に構成することは
容易にかつ手軽にできるものである。本発明を利用した
半導体装置は実施例として述べたカウンター回路以外に
種々の類型的な装置、たとえばレジスター回路、フリツ
プ・フロツプ等にも応用できるものである。
のような検出用ゲートをＩＣチツプ上に構成することは
容易にかつ手軽にできるものである。本発明を利用した
半導体装置は実施例として述べたカウンター回路以外に
種々の類型的な装置、たとえばレジスター回路、フリツ
プ・フロツプ等にも応用できるものである。
第１図は実施例を説明するための回路図でざ名。
１００はＩＣチツプ、１１，１２は電源端子、１３はア
ース端子、２０，２１〜２５は入出力端子、３１〜３４
はＦ／Ｆで全体としてカウンタ回路を構成、４１はゲー
ト回路、５１はＭ１ゲートである。
ース端子、２０，２１〜２５は入出力端子、３１〜３４
はＦ／Ｆで全体としてカウンタ回路を構成、４１はゲー
ト回路、５１はＭ１ゲートである。
Claims (1)
- １ 複数の電源端子および時刻差検出回路を有する集積
回路装置において、各電源端子に夫々異なる時刻に電源
電圧を供給することによつてその時刻差を前記時刻差検
出回路により検出し、この検出回路から出力される信号
を制御信号として用いることを特徴とする集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50145465A JPS59971B2 (ja) | 1975-12-05 | 1975-12-05 | シユウセキカイロソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50145465A JPS59971B2 (ja) | 1975-12-05 | 1975-12-05 | シユウセキカイロソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5268375A JPS5268375A (en) | 1977-06-07 |
| JPS59971B2 true JPS59971B2 (ja) | 1984-01-10 |
Family
ID=15385856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50145465A Expired JPS59971B2 (ja) | 1975-12-05 | 1975-12-05 | シユウセキカイロソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59971B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197480A (en) * | 1981-05-29 | 1982-12-03 | Seiko Instr & Electronics Ltd | Test circuit for integrated circuit |
-
1975
- 1975-12-05 JP JP50145465A patent/JPS59971B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5268375A (en) | 1977-06-07 |
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