JPH04355386A - 半導体装置のテスト回路 - Google Patents
半導体装置のテスト回路Info
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- JPH04355386A JPH04355386A JP3157571A JP15757191A JPH04355386A JP H04355386 A JPH04355386 A JP H04355386A JP 3157571 A JP3157571 A JP 3157571A JP 15757191 A JP15757191 A JP 15757191A JP H04355386 A JPH04355386 A JP H04355386A
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- Japan
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- input
- input terminal
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- signal
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- 238000012360 testing method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 abstract 1
- 238000012546 transfer Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は特に半導体装置の入力端
子における入力電圧特性の測定を行う半導体装置のテス
ト回路に関する。
子における入力電圧特性の測定を行う半導体装置のテス
ト回路に関する。
【０００２】
【従来の技術】従来の半導体装置のテスト回路において
は、クロックの状態及び電源電圧等を設定した後、ＬＳ
Ｉテスタ等を使用し、予め用意した入力テストパターン
をＬＳＩの入力端子に入力し、これにより出力端子から
出力される結果と予め用意した出力テストパターンとを
比較する。そして、この比較結果から内部回路が正常に
動作しているか否かをチェックすることにより、その入
力端子が入力規格を満足しているか否かを調べる。
は、クロックの状態及び電源電圧等を設定した後、ＬＳ
Ｉテスタ等を使用し、予め用意した入力テストパターン
をＬＳＩの入力端子に入力し、これにより出力端子から
出力される結果と予め用意した出力テストパターンとを
比較する。そして、この比較結果から内部回路が正常に
動作しているか否かをチェックすることにより、その入
力端子が入力規格を満足しているか否かを調べる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置のテスト回路においては、入力端子
の入力電圧特性を直接測定することができないため、測
定に必要なテストパターンを論理シミュレーション等に
基づいて作成しなければならず、更に作成したテストパ
ターンを使用してテストプログラムのデバックを行わな
ければならない。そして、各入力端子に応じて複数のテ
ストパターンを作成する必要がある。このため、半導体
装置の入力電圧特性の測定に多くの工数を必要とし、そ
の作業が煩雑であるという問題点がある。
た従来の半導体装置のテスト回路においては、入力端子
の入力電圧特性を直接測定することができないため、測
定に必要なテストパターンを論理シミュレーション等に
基づいて作成しなければならず、更に作成したテストパ
ターンを使用してテストプログラムのデバックを行わな
ければならない。そして、各入力端子に応じて複数のテ
ストパターンを作成する必要がある。このため、半導体
装置の入力電圧特性の測定に多くの工数を必要とし、そ
の作業が煩雑であるという問題点がある。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、半導体装置の入力電圧特性を容易に測定す
ることができる半導体装置のテスト回路を提供すること
を目的とする。
のであって、半導体装置の入力電圧特性を容易に測定す
ることができる半導体装置のテスト回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
のテスト回路は、半導体装置の内部回路の第１の入力部
に接続された第１の入力端子と、第１のゲートを介して
前記第１の入力部に接続されると共に第２のゲートを介
して前記内部回路の第２の入力部に接続された第２の入
力端子と、外部から供給される制御信号に基いて前記第
１及び前記第２のゲートの導通状態を制御する制御回路
とを有することを特徴とする。
のテスト回路は、半導体装置の内部回路の第１の入力部
に接続された第１の入力端子と、第１のゲートを介して
前記第１の入力部に接続されると共に第２のゲートを介
して前記内部回路の第２の入力部に接続された第２の入
力端子と、外部から供給される制御信号に基いて前記第
１及び前記第２のゲートの導通状態を制御する制御回路
とを有することを特徴とする。
【０００６】
【作用】本発明においては、外部から供給される制御信
号により半導体装置の通常モードとテストモードとを切
り替える。通常モードにおいては、制御回路は第１のゲ
ートを非導通にし、第２のゲートを導通させる。この場
合、第１及び第２の入力端子に入力される信号は夫々半
導体装置の内部回路の第１及び第２の入力部に供給され
る。一方、テストモードにおいては、制御回路は第１の
ゲートを導通させ、第２のゲートを非導通にする。この
場合には、第１の入力端子に入力される信号は第２の入
力端子に出力される。このため、前記第１の入力端子に
おける入力電圧特性を前記第２の入力端子において直接
測定することができる。従って、従来のように予めテス
トパターンを作成し、このテストパターンを使用してテ
ストプログラムのデバックを行う場合とは異なって、半
導体装置の入力電圧特性を容易に測定することができる
。
号により半導体装置の通常モードとテストモードとを切
り替える。通常モードにおいては、制御回路は第１のゲ
ートを非導通にし、第２のゲートを導通させる。この場
合、第１及び第２の入力端子に入力される信号は夫々半
導体装置の内部回路の第１及び第２の入力部に供給され
る。一方、テストモードにおいては、制御回路は第１の
ゲートを導通させ、第２のゲートを非導通にする。この
場合には、第１の入力端子に入力される信号は第２の入
力端子に出力される。このため、前記第１の入力端子に
おける入力電圧特性を前記第２の入力端子において直接
測定することができる。従って、従来のように予めテス
トパターンを作成し、このテストパターンを使用してテ
ストプログラムのデバックを行う場合とは異なって、半
導体装置の入力電圧特性を容易に測定することができる
。
【０００７】なお、本発明に係る半導体装置のテスト回
路は、電極パッド等に比して極めて狭いスペースに設け
ることができるので、半導体装置の高集積化にも適して
いる。
路は、電極パッド等に比して極めて狭いスペースに設け
ることができるので、半導体装置の高集積化にも適して
いる。
【０００８】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【０００９】図１は本発明の実施例に係る半導体装置の
テスト回路を示す回路図である。入力端子２はインバー
タ５の入力端に接続されている。インバータ５はその出
力端がインバータ６の入力端に接続されている。インバ
ータ６はその出力端がＬＳＩの内部回路（図示せず）に
接続されている。Ｎｃｈトランスファゲート１３はその
一端が入力端子３に接続され、その他端がインバータ６
の出力端及びリセット付Ｄ−フリップフロップ（以下、
ＲＤ−Ｆ／Ｆという）１１のクロック入力端に接続され
、そのゲートがＲＤ−Ｆ／Ｆ１１のＱ出力端に接続され
ている。ＲＤ−Ｆ／Ｆ１１はそのリセット入力端がテス
ト信号入力端子１に接続されている。Ｎｃｈトランスフ
ァゲート１４はその一端が入力端子３に接続され、その
他端がインバータ７の入力端に接続され、そのゲートが
ＲＤ−Ｆ／Ｆ１１の反転Ｑ出力端に接続されている。 インバータ７はその出力端がインバータ８の入力端に接
続されている。インバータ８はその出力端がＬＳＩの内
部回路に接続されている。Ｎｃｈトランスファゲート１
５はその一端が入力端子４に接続され、その他端がイン
バータ８の出力端及びＲＤ−Ｆ／Ｆ１２のクロック入力
端に接続され、そのゲートがＲＤ−Ｆ／Ｆ１２のＱ出力
端に接続されている。ＲＤ−Ｆ／Ｆ１２はそのリセット
入力端がテスト信号入力端子１に接続されている。Ｎｃ
ｈトランスファゲート１６はその一端が入力端子４に接
続され、その他端がインバータ９の入力端に接続され、
そのゲートがＲＤ−Ｆ／Ｆ１２の反転Ｑ出力端に接続さ
れている。インバータ９はその出力端がインバータ１０
の入力端に接続されている。インバータ１０はその出力
端がＬＳＩの内部回路に接続されている。なお、ＲＤ−
Ｆ／Ｆ１１，１２はクロック入力の立ち下がりでその出
力が変化するものである。
テスト回路を示す回路図である。入力端子２はインバー
タ５の入力端に接続されている。インバータ５はその出
力端がインバータ６の入力端に接続されている。インバ
ータ６はその出力端がＬＳＩの内部回路（図示せず）に
接続されている。Ｎｃｈトランスファゲート１３はその
一端が入力端子３に接続され、その他端がインバータ６
の出力端及びリセット付Ｄ−フリップフロップ（以下、
ＲＤ−Ｆ／Ｆという）１１のクロック入力端に接続され
、そのゲートがＲＤ−Ｆ／Ｆ１１のＱ出力端に接続され
ている。ＲＤ−Ｆ／Ｆ１１はそのリセット入力端がテス
ト信号入力端子１に接続されている。Ｎｃｈトランスフ
ァゲート１４はその一端が入力端子３に接続され、その
他端がインバータ７の入力端に接続され、そのゲートが
ＲＤ−Ｆ／Ｆ１１の反転Ｑ出力端に接続されている。 インバータ７はその出力端がインバータ８の入力端に接
続されている。インバータ８はその出力端がＬＳＩの内
部回路に接続されている。Ｎｃｈトランスファゲート１
５はその一端が入力端子４に接続され、その他端がイン
バータ８の出力端及びＲＤ−Ｆ／Ｆ１２のクロック入力
端に接続され、そのゲートがＲＤ−Ｆ／Ｆ１２のＱ出力
端に接続されている。ＲＤ−Ｆ／Ｆ１２はそのリセット
入力端がテスト信号入力端子１に接続されている。Ｎｃ
ｈトランスファゲート１６はその一端が入力端子４に接
続され、その他端がインバータ９の入力端に接続され、
そのゲートがＲＤ−Ｆ／Ｆ１２の反転Ｑ出力端に接続さ
れている。インバータ９はその出力端がインバータ１０
の入力端に接続されている。インバータ１０はその出力
端がＬＳＩの内部回路に接続されている。なお、ＲＤ−
Ｆ／Ｆ１１，１２はクロック入力の立ち下がりでその出
力が変化するものである。
【００１０】次に、上述した半導体装置のテスト回路の
動作について説明する。図２は本実施例に係る半導体装
置のテスト回路の動作を示すタイミングチャート図であ
る。なお、図２においては、１ａはテスト信号入力端子
１に入力されるテスト信号を示し、２ａ乃至４ａは入力
端子２乃至４における信号を示す。
動作について説明する。図２は本実施例に係る半導体装
置のテスト回路の動作を示すタイミングチャート図であ
る。なお、図２においては、１ａはテスト信号入力端子
１に入力されるテスト信号を示し、２ａ乃至４ａは入力
端子２乃至４における信号を示す。
【００１１】テスト信号１ａが低電位（以下、ローレベ
ルという）であるとき、ＲＤ−Ｆ／Ｆ１１，１２はリセ
ット状態になる。このとき、半導体装置はノーマルモー
ドになる。このノーマルモードにおいては、入力端子２
乃至４に入力される信号２ａ乃至４ａはインバータ等を
介してそのままＬＳＩの内部回路に供給される。一方、
テスト信号１ａが高電位（以下、ハイレベルという）の
ときには、ＲＤ−Ｆ／Ｆ１１，１２のリセットが解除さ
れる。このとき、半導体装置はテストモードになる。以
下、テストモードにおける動作を詳細に説明する。
ルという）であるとき、ＲＤ−Ｆ／Ｆ１１，１２はリセ
ット状態になる。このとき、半導体装置はノーマルモー
ドになる。このノーマルモードにおいては、入力端子２
乃至４に入力される信号２ａ乃至４ａはインバータ等を
介してそのままＬＳＩの内部回路に供給される。一方、
テスト信号１ａが高電位（以下、ハイレベルという）の
ときには、ＲＤ−Ｆ／Ｆ１１，１２のリセットが解除さ
れる。このとき、半導体装置はテストモードになる。以
下、テストモードにおける動作を詳細に説明する。
【００１２】先ず、区間Ａにおいては、テスト信号１ａ
がハイレベルであるとき、入力端子２に信号２ａを入力
すると、信号２ａの１発目のパルスの立ち下がりに同期
して、ＲＤ−Ｆ／Ｆ１１のＱ出力がローレベルからハイ
レベルに変化し、ＲＤ−Ｆ／Ｆ１１の反転Ｑ出力がハイ
レベルからローレベルに変化する。このため、Ｎｃｈト
ランスファゲート１３はオン状態になり、Ｎｃｈトラン
スファゲート１４はオフ状態になる。これにより、入力
端子３はＮｃｈトランスファゲート１３を介してインバ
ータ６の出力端に電気的に接続される。従って、区間Ａ
において、入力端子３には信号２ａの２発目のパルスと
同位相の信号３ａが出力される。
がハイレベルであるとき、入力端子２に信号２ａを入力
すると、信号２ａの１発目のパルスの立ち下がりに同期
して、ＲＤ−Ｆ／Ｆ１１のＱ出力がローレベルからハイ
レベルに変化し、ＲＤ−Ｆ／Ｆ１１の反転Ｑ出力がハイ
レベルからローレベルに変化する。このため、Ｎｃｈト
ランスファゲート１３はオン状態になり、Ｎｃｈトラン
スファゲート１４はオフ状態になる。これにより、入力
端子３はＮｃｈトランスファゲート１３を介してインバ
ータ６の出力端に電気的に接続される。従って、区間Ａ
において、入力端子３には信号２ａの２発目のパルスと
同位相の信号３ａが出力される。
【００１３】次に、区間Ｂにおいて、テスト信号１ａを
ローレベルにすると、ＲＤ−Ｆ／Ｆ１１，１２がリセッ
トされる。そして、テスト信号１ａを再びハイレベルに
した後、入力端子３に信号３ａを入力すると、信号３ａ
の１発目のパルスの立ち下がりに同期して、ＲＤ−Ｆ／
Ｆ１２のＱ出力がローレベルからハイレベルに変化し、
ＲＤ−Ｆ／Ｆ１２の反転Ｑ出力がハイレベルからローレ
ベルに変化する。このため、Ｎｃｈトランスファゲート
１４はオン状態になり、Ｎｃｈトランスファゲート１６
はオフ状態になる。これにより、入力端子４はＮｃｈト
ランスファゲート１５を介してインバータ８の出力端に
電気的に接続される。従って、区間Ｂにおいて、入力端
子４には信号３ａの２発目のパルスと同位相の信号４ａ
が出力される。
ローレベルにすると、ＲＤ−Ｆ／Ｆ１１，１２がリセッ
トされる。そして、テスト信号１ａを再びハイレベルに
した後、入力端子３に信号３ａを入力すると、信号３ａ
の１発目のパルスの立ち下がりに同期して、ＲＤ−Ｆ／
Ｆ１２のＱ出力がローレベルからハイレベルに変化し、
ＲＤ−Ｆ／Ｆ１２の反転Ｑ出力がハイレベルからローレ
ベルに変化する。このため、Ｎｃｈトランスファゲート
１４はオン状態になり、Ｎｃｈトランスファゲート１６
はオフ状態になる。これにより、入力端子４はＮｃｈト
ランスファゲート１５を介してインバータ８の出力端に
電気的に接続される。従って、区間Ｂにおいて、入力端
子４には信号３ａの２発目のパルスと同位相の信号４ａ
が出力される。
【００１４】このように本実施例に係る半導体装置のテ
スト回路においては、テスト信号１ａに基づいてＲＤ−
Ｆ／Ｆ１１，１２のリセットを行い、リセットを解除し
た後、チェックしたい入力端子（例えば、入力端子２）
に所定の信号を入力することにより、チェックしたい入
力端子とその他の入力端子（例えば、入力端子３）とを
電気的に接続する。このため、チェックしたい入力端子
の出力をその他の入力端子でチェックすることができる
。
スト回路においては、テスト信号１ａに基づいてＲＤ−
Ｆ／Ｆ１１，１２のリセットを行い、リセットを解除し
た後、チェックしたい入力端子（例えば、入力端子２）
に所定の信号を入力することにより、チェックしたい入
力端子とその他の入力端子（例えば、入力端子３）とを
電気的に接続する。このため、チェックしたい入力端子
の出力をその他の入力端子でチェックすることができる
。
【００１５】例えば、ＣＭＯＳ回路の場合、電源電圧が
５Ｖであるときに、入力電圧が３．５Ｖ以上でハイレベ
ルとし、１．５Ｖ以下でローレベルとするという規格が
あるが、本実施例においては、入力信号２ａ乃至４ａの
電圧レベルを調整することにより、半導体装置の入力電
圧特性を容易に測定することができる。
５Ｖであるときに、入力電圧が３．５Ｖ以上でハイレベ
ルとし、１．５Ｖ以下でローレベルとするという規格が
あるが、本実施例においては、入力信号２ａ乃至４ａの
電圧レベルを調整することにより、半導体装置の入力電
圧特性を容易に測定することができる。
【００１６】なお、本実施例に係る半導体装置のテスト
回路は、電極パッド等に比して極めて狭いスペースに設
けることができるので、レイアウト上、好ましく、半導
体装置の高集積化にも適している。
回路は、電極パッド等に比して極めて狭いスペースに設
けることができるので、レイアウト上、好ましく、半導
体装置の高集積化にも適している。
【００１７】また、本実施例においては、半導体装置の
３個の入力端子２乃至４について示したが、入力端子の
数は特に限定されることはなく、入力端子に対応してイ
ンバータ、ＲＤ−Ｆ／Ｆ及びＮｃｈトランスファーゲー
ト等を適宜接続すれば、そのテスト回路を構成すること
ができる。
３個の入力端子２乃至４について示したが、入力端子の
数は特に限定されることはなく、入力端子に対応してイ
ンバータ、ＲＤ−Ｆ／Ｆ及びＮｃｈトランスファーゲー
ト等を適宜接続すれば、そのテスト回路を構成すること
ができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、制
御回路が外部から供給される制御信号に基いて第１及び
第２のゲートの導通状態を制御することによりテストモ
ード時に第１の入力端子に入力される信号を第２の入力
端子に出力するから、前記第１の入力端子における入力
電圧特性を前記第２の入力端子において直接測定するこ
とができる。従って、従来とは異なって、半導体装置の
入力電圧特性を容易に測定することができる。
御回路が外部から供給される制御信号に基いて第１及び
第２のゲートの導通状態を制御することによりテストモ
ード時に第１の入力端子に入力される信号を第２の入力
端子に出力するから、前記第１の入力端子における入力
電圧特性を前記第２の入力端子において直接測定するこ
とができる。従って、従来とは異なって、半導体装置の
入力電圧特性を容易に測定することができる。
【図１】本発明の実施例に係る半導体装置のテスト回路
を示す回路図である。
を示す回路図である。
【図２】本発明の実施例に係る半導体装置のテスト回路
の動作を示す回路図である。
の動作を示す回路図である。
１；テスト信号入力端子
２，３，４；入力端子
５乃至１０；インバータ
Claims (1)
- 【請求項１】 半導体装置の内部回路の第１の入力部
に接続された第１の入力端子と、第１のゲートを介して
前記第１の入力部に接続されると共に第２のゲートを介
して前記内部回路の第２の入力部に接続された第２の入
力端子と、外部から供給される制御信号に基いて前記第
１及び前記第２のゲートの導通状態を制御する制御回路
とを有することを特徴とする半導体装置のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157571A JPH04355386A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157571A JPH04355386A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置のテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355386A true JPH04355386A (ja) | 1992-12-09 |
Family
ID=15652601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157571A Pending JPH04355386A (ja) | 1991-05-31 | 1991-05-31 | 半導体装置のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355386A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109884516A (zh) * | 2019-01-29 | 2019-06-14 | 中国科学院微电子研究所 | 异步复位触发器验证电路以及集成电路验证装置 |
-
1991
- 1991-05-31 JP JP3157571A patent/JPH04355386A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109884516A (zh) * | 2019-01-29 | 2019-06-14 | 中国科学院微电子研究所 | 异步复位触发器验证电路以及集成电路验证装置 |
| CN109884516B (zh) * | 2019-01-29 | 2021-01-12 | 中国科学院微电子研究所 | 异步复位触发器验证电路以及集成电路验证装置 |
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