JPS5997221A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS5997221A JPS5997221A JP57208206A JP20820682A JPS5997221A JP S5997221 A JPS5997221 A JP S5997221A JP 57208206 A JP57208206 A JP 57208206A JP 20820682 A JP20820682 A JP 20820682A JP S5997221 A JPS5997221 A JP S5997221A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- circuit
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、′成子回路におけるパルス信号の信号処理
回路に関する。
回路に関する。
通常二つのパルス信号間に生ずるパルス信号の立ち上り
の時間差を拡大して、大きな時間間隔のパルス信号を正
確に出力させるためには、一旦検出した二つのパルス信
号の時間差をアナログ量などに変換し再び大きな時間間
隔のパルス信号を作る処理回路などが必要となり、比較
的複雑な回路構成となる欠点がある。
の時間差を拡大して、大きな時間間隔のパルス信号を正
確に出力させるためには、一旦検出した二つのパルス信
号の時間差をアナログ量などに変換し再び大きな時間間
隔のパルス信号を作る処理回路などが必要となり、比較
的複雑な回路構成となる欠点がある。
しかるに、二つのパルス信号に小さな入力時間差が存在
している事実にもとづいて、任意の大きな時間幅をもつ
出力パルス信号のみを生じさせさえすれば良い処理回路
にあっては、必ずしも上述のような入力時間差に正確に
比例した時間幅の出力パルスを得る必要性はなく、むし
ろ安価でしかも簡単な構成の信号処理回路が望まれる。
している事実にもとづいて、任意の大きな時間幅をもつ
出力パルス信号のみを生じさせさえすれば良い処理回路
にあっては、必ずしも上述のような入力時間差に正確に
比例した時間幅の出力パルスを得る必要性はなく、むし
ろ安価でしかも簡単な構成の信号処理回路が望まれる。
この発明は、上記したような要望を達成するために為さ
れたもので、二つの入力パルス信号に僅かな入力時間差
ｔｄが存在している事実にもとづいて、任意の大きな時
間幅Ｔｄの立ち下がりをもつ二つの出力信号を生じさせ
る安価かつ簡単な回路構成の信号処理回路を提供するこ
とを目的としている。
れたもので、二つの入力パルス信号に僅かな入力時間差
ｔｄが存在している事実にもとづいて、任意の大きな時
間幅Ｔｄの立ち下がりをもつ二つの出力信号を生じさせ
る安価かつ簡単な回路構成の信号処理回路を提供するこ
とを目的としている。
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例の信号処理回路の回路構
成図を示している。第１図において、１ａ。
成図を示している。第１図において、１ａ。
１ｂは入力パルス信号の入力端子、２ａ、２ｂは単安定
マルチバイブレータ、３ａ、３ｂは二人力端子を持つＮ
ＡＮＤ回路、４ａ、４ｂは出力端子である。
マルチバイブレータ、３ａ、３ｂは二人力端子を持つＮ
ＡＮＤ回路、４ａ、４ｂは出力端子である。
入力端子ｉａ、１ｂは、それぞれ単安定マルチパイプレ
ーク２ａ、２ｂの入力端に接続され、単安定マルチバイ
ブレータ２ａ、２ｂの出力端は各ＮＡＮＤ回路３ａ 、
３ｂの一方の入力端子に接続されている。さらにＮＡＮ
Ｄ回路３ａの出力はＮＡＮＤ回路３ｂの他方の入力端子
に、またＮＡＮＤ回路３ｂの出力はＮＡＮＤ回路３ａの
他方の入力端子にそれぞれ接続されている。一方、単安
定マルチバイブレータ２ａ、２ｂは、それぞれ入力信号
の立ち上りに同期してパルス幅Ｔｄのワン・ショク）−
パルスのノ飄イ信号を出力するように設定されている。
ーク２ａ、２ｂの入力端に接続され、単安定マルチバイ
ブレータ２ａ、２ｂの出力端は各ＮＡＮＤ回路３ａ 、
３ｂの一方の入力端子に接続されている。さらにＮＡＮ
Ｄ回路３ａの出力はＮＡＮＤ回路３ｂの他方の入力端子
に、またＮＡＮＤ回路３ｂの出力はＮＡＮＤ回路３ａの
他方の入力端子にそれぞれ接続されている。一方、単安
定マルチバイブレータ２ａ、２ｂは、それぞれ入力信号
の立ち上りに同期してパルス幅Ｔｄのワン・ショク）−
パルスのノ飄イ信号を出力するように設定されている。
次に上記のように構成される信号処理回路の動作を第２
図を参照して説明する。第２図は信号処理回路の各部信
号のタイミング図であり、第２図１および２は入力端子
１ａ、ｌｂのノ（ルス入力信号Ｓ１ ａ 、 ｓｉ ｂ
を、第２図３および４は単安定マルチバイブレータ２ａ
、２ｂのパルス出力信号Ｓ２ａ、Ｓ２ｂを、さらに第２
図５および６は出力端子４ａ 、４ｂの出力信号Ｓ４ａ
、Ｓ４ｂをそれぞれ示している。
図を参照して説明する。第２図は信号処理回路の各部信
号のタイミング図であり、第２図１および２は入力端子
１ａ、ｌｂのノ（ルス入力信号Ｓ１ ａ 、 ｓｉ ｂ
を、第２図３および４は単安定マルチバイブレータ２ａ
、２ｂのパルス出力信号Ｓ２ａ、Ｓ２ｂを、さらに第２
図５および６は出力端子４ａ 、４ｂの出力信号Ｓ４ａ
、Ｓ４ｂをそれぞれ示している。
本発明の信号処理回路は対称形であるから、先に入力端
子１ａにパルス信号Ｓ１ａが入力され、僅かな時間差ｔ
ｄだけ遅れて入力端子１ｂにもう１つのパルス信号Ｓｌ
ｂが入力された場合について説明する。このパルス入力
信号の立ち上がりに同期して単安定マルチバイブレータ
２ａｔ２ｂから上述の時間差ｔｄより大きなパルス幅Ｔ
ｄ（＞ｔｄ）をもつワン・ショク）−パルス信号Ｓｌ！
ａ 、 Ｓ２ｂが第２図３および４の様に出力される。
子１ａにパルス信号Ｓ１ａが入力され、僅かな時間差ｔ
ｄだけ遅れて入力端子１ｂにもう１つのパルス信号Ｓｌ
ｂが入力された場合について説明する。このパルス入力
信号の立ち上がりに同期して単安定マルチバイブレータ
２ａｔ２ｂから上述の時間差ｔｄより大きなパルス幅Ｔ
ｄ（＞ｔｄ）をもつワン・ショク）−パルス信号Ｓｌ！
ａ 、 Ｓ２ｂが第２図３および４の様に出力される。
単安定マルチパイプレーク２ａの出力状態がロー信号か
らハイ信号に変わると、単安定マルチバイブレータ２ｂ
の出力状態がロー信号となっているのでＮＡＮＤ回路３
ｂの出力状態はハイ信号となり、そこでＮ Ａ Ｎ Ｄ
回路３ａの入力端子はいずれもハイ信号となって出力端
子４ａにロー信号Ｓ４ａが現われる。この１こめ出力端
子４ａがロー信号の状態であることから単安定マルチノ
くイブレータ２ａの出力状態がノ・イ信号のままである
限り（工、ＮＡＮＤ回路３ｂの入力端子の一方がロー信
号に保たれるのでＮＡＮＤ回路３ｂの出力端子４ｂ＆’
！、）・イ信号の状態を維持している。このとき、単安
定マルチパイプレーク２ｂの出力状態カーロー信号力・
らノ・イ信号に変換されても、出力端子４ａ 、４ｂの
状態に変化は無いが、出力端子４ｂをロー信号の状態に
するには、単安定マルチノ（イブレータ２ｂの出力状態
を）・イ信号の状態にしてお（・て、単安定マルチバイ
ブレータ２ａの出力状態がロー信号の状態になってから
である。したがって、このこと番工、Ｊ４１４定マルチ
バイブレータ２ａ、２ｂのワン・ショット・パルスの）
くルス幅Ｔｄを任意のイ直に設定することにより、２個
のノ（ルス信号３ｉａ、Ｓｌｂの時間差はワンΦショッ
ト・）くルスの時間差Ｔｄをもった信号Ｓ４ａ 、Ｓ４
ｂに変換されたことを意味する〇 以上の動作は、ノくルス信号Ｓ１ａカーノ（ルス信号Ｓ
１ｂより先に入力された場合につＸ、１で説明してきた
が、逆にパルス信号Ｓ１ｂがパルス信号ｓｉ ａより先
に入力された場合も全く同様である。
らハイ信号に変わると、単安定マルチバイブレータ２ｂ
の出力状態がロー信号となっているのでＮＡＮＤ回路３
ｂの出力状態はハイ信号となり、そこでＮ Ａ Ｎ Ｄ
回路３ａの入力端子はいずれもハイ信号となって出力端
子４ａにロー信号Ｓ４ａが現われる。この１こめ出力端
子４ａがロー信号の状態であることから単安定マルチノ
くイブレータ２ａの出力状態がノ・イ信号のままである
限り（工、ＮＡＮＤ回路３ｂの入力端子の一方がロー信
号に保たれるのでＮＡＮＤ回路３ｂの出力端子４ｂ＆’
！、）・イ信号の状態を維持している。このとき、単安
定マルチパイプレーク２ｂの出力状態カーロー信号力・
らノ・イ信号に変換されても、出力端子４ａ 、４ｂの
状態に変化は無いが、出力端子４ｂをロー信号の状態に
するには、単安定マルチノ（イブレータ２ｂの出力状態
を）・イ信号の状態にしてお（・て、単安定マルチバイ
ブレータ２ａの出力状態がロー信号の状態になってから
である。したがって、このこと番工、Ｊ４１４定マルチ
バイブレータ２ａ、２ｂのワン・ショット・パルスの）
くルス幅Ｔｄを任意のイ直に設定することにより、２個
のノ（ルス信号３ｉａ、Ｓｌｂの時間差はワンΦショッ
ト・）くルスの時間差Ｔｄをもった信号Ｓ４ａ 、Ｓ４
ｂに変換されたことを意味する〇 以上の動作は、ノくルス信号Ｓ１ａカーノ（ルス信号Ｓ
１ｂより先に入力された場合につＸ、１で説明してきた
が、逆にパルス信号Ｓ１ｂがパルス信号ｓｉ ａより先
に入力された場合も全く同様である。
以上のようにこの発明の信号処理回路によれば、二つの
入力パルスの入力時間差に比例させた時間幅の出力パル
スを得る必要がなく、単に入力時間差ｔｄが存在してい
る事実にもとづいて、任意の大きな時間幅Ｔｄの立ち下
がりをもつ二つの出力信号Ｓ４ａおよびｓ４ｂを生じさ
せることが安価かつ簡単な構成で達成でき、各種の電子
回路に適用できる効果がある。
入力パルスの入力時間差に比例させた時間幅の出力パル
スを得る必要がなく、単に入力時間差ｔｄが存在してい
る事実にもとづいて、任意の大きな時間幅Ｔｄの立ち下
がりをもつ二つの出力信号Ｓ４ａおよびｓ４ｂを生じさ
せることが安価かつ簡単な構成で達成でき、各種の電子
回路に適用できる効果がある。
第１図は、この発明の一実施例の信号処理回路の回路構
成図であり、さらに第２図は、同信号処理回路の各部の
信号タイミング図である。 ｌａ、１ｂ・・・入力端子、’ｌａ、２ｂ・・・単安定
マルチパイプレーク、３ａ、３ｂ・・・ＮＡＮＤ回路、
４ａ、４ｂ・・・出力端子。 代理人 葛野信−（ほか１名）
成図であり、さらに第２図は、同信号処理回路の各部の
信号タイミング図である。 ｌａ、１ｂ・・・入力端子、’ｌａ、２ｂ・・・単安定
マルチパイプレーク、３ａ、３ｂ・・・ＮＡＮＤ回路、
４ａ、４ｂ・・・出力端子。 代理人 葛野信−（ほか１名）
Claims (1)
- ２個の単安定マルチバイブレータと、２個のＮＡＮＤ回
路とを有し、前記ＮＡＮＤ回路は二人刃端子を持ち、前
記各ＮＡＮＤ回路の一方の入力端子は前記単安定マルチ
バイブレータの出力端子と接続され、他方の入力端子は
互いに他の前記ＮＡＮＤ回路の出力端子と接続されてな
る信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208206A JPS5997221A (ja) | 1982-11-26 | 1982-11-26 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208206A JPS5997221A (ja) | 1982-11-26 | 1982-11-26 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5997221A true JPS5997221A (ja) | 1984-06-05 |
| JPH0254691B2 JPH0254691B2 (ja) | 1990-11-22 |
Family
ID=16552420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208206A Granted JPS5997221A (ja) | 1982-11-26 | 1982-11-26 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997221A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52665A (en) * | 1975-06-23 | 1977-01-06 | Asahi Carbon Kk | Method of rearing birds |
-
1982
- 1982-11-26 JP JP57208206A patent/JPS5997221A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52665A (en) * | 1975-06-23 | 1977-01-06 | Asahi Carbon Kk | Method of rearing birds |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0254691B2 (ja) | 1990-11-22 |
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