JPS5997256A - 回線接続装置の接続方式 - Google Patents
回線接続装置の接続方式Info
- Publication number
- JPS5997256A JPS5997256A JP57206968A JP20696882A JPS5997256A JP S5997256 A JPS5997256 A JP S5997256A JP 57206968 A JP57206968 A JP 57206968A JP 20696882 A JP20696882 A JP 20696882A JP S5997256 A JPS5997256 A JP S5997256A
- Authority
- JP
- Japan
- Prior art keywords
- line
- address
- timing
- data
- executing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、複数の回線接続装置を接続する通信制御装置
において、特に装置間のケーブルの本数を少なくするよ
うＫした回線接続装置の接続方式（ロ）従来技術と問題
点 一般Ｋ ３Ｈ２ｒ信制餌ｊ装置七回綜接続装置は第１〆
１に示すようにンステム購成の変更を容易にするだめ別
々の筐体に収容され、両装置間はケーブルを介して接続
されるが、筐体内で使用するケーブルと装置間ケーブル
ではその２．．１類が異なるため、筐体にケーブル変換
用の端子板を設けるのが普通であるＯ 一方、通信制御装置の制御できる回線数は、回線走査部
が１回線を走査する時間と制御する回線の通信速度によ
って決定される。なぜならば、１ビツト・データ時間内
に全回線を走査しなけれ＋ｄ：ならないためである。ゆ
え１（，１回線を走査する時間を一定とすると制御する
回線数を増加させるには、通信制御装置内の回線走査部
を増やすことが不可欠となってくる。
において、特に装置間のケーブルの本数を少なくするよ
うＫした回線接続装置の接続方式（ロ）従来技術と問題
点 一般Ｋ ３Ｈ２ｒ信制餌ｊ装置七回綜接続装置は第１〆
１に示すようにンステム購成の変更を容易にするだめ別
々の筐体に収容され、両装置間はケーブルを介して接続
されるが、筐体内で使用するケーブルと装置間ケーブル
ではその２．．１類が異なるため、筐体にケーブル変換
用の端子板を設けるのが普通であるＯ 一方、通信制御装置の制御できる回線数は、回線走査部
が１回線を走査する時間と制御する回線の通信速度によ
って決定される。なぜならば、１ビツト・データ時間内
に全回線を走査しなけれ＋ｄ：ならないためである。ゆ
え１（，１回線を走査する時間を一定とすると制御する
回線数を増加させるには、通信制御装置内の回線走査部
を増やすことが不可欠となってくる。
そのとき従来の接続方式では、回線走査部と回線接続装
置Ｐ１．が第２図に示すように１対１で接続されるだめ
、通信制御装置から回線接続装置へのケーブルが増加す
る。才だ、ケーブルが増加するとり１１子板が大さくな
り、筐体も大きくしなければならない等の欠点がある。
置Ｐ１．が第２図に示すように１対１で接続されるだめ
、通信制御装置から回線接続装置へのケーブルが増加す
る。才だ、ケーブルが増加するとり１１子板が大さくな
り、筐体も大きくしなければならない等の欠点がある。
（ハ）発明の目的
本発明に、上１８ｉ２の点を解決Ｌ、通信制御装置と回
線接続装＆の間のケーブル数を削減することを目的とす
る。
線接続装＆の間のケーブル数を削減することを目的とす
る。
に）発明の禍１／７−
上記目的を達成するだめに本発明は、通信回線と接（＝
ｉされる１ｉ・；紗接続装僧゛を複ε・合接Ｇ；［７て
、データ：ｌＢ＋信を行なう通信制御装置において、上
記回線接続装置に対応して自該通信制御装歌内に複数も
うけられる回線走査部が同一のタイミング時点（ておい
てそれぞれ異なる動作を実行するよう構成するととによ
シ、上記枠数の回線走査部と初Ｖの回線接続装置との間
で、１絹のインタフェース線をＨも分割共用制御するよ
う構成したことを特徴とする。
ｉされる１ｉ・；紗接続装僧゛を複ε・合接Ｇ；［７て
、データ：ｌＢ＋信を行なう通信制御装置において、上
記回線接続装置に対応して自該通信制御装歌内に複数も
うけられる回線走査部が同一のタイミング時点（ておい
てそれぞれ異なる動作を実行するよう構成するととによ
シ、上記枠数の回線走査部と初Ｖの回線接続装置との間
で、１絹のインタフェース線をＨも分割共用制御するよ
う構成したことを特徴とする。
（ホ）≧゛、明の実施例
第３図は本発明の１実施例のブロック図であり、第４図
は本実施例のタイムチャートである。第３図で１は通信
制御装置（ＣＣＵ）、２は回線走五共通部（Ｃ８Ｃ）、
３〜６は回線走査部１〜４ （Ｃ８１〜４）、７はタイ
ミング作成回路（ＴＭＧ）、８はアドレスバスｆｉｔ制
御回路（ＡＤＢＣ）、９は出力データバス制御回路（Ｏ
ＤＢＣ）、１０１・よアドレス作成回路（Ａ、ＤＣ）、
１１け人カテータ保持レジスタ（ＩＤＲ）、１２は出力
データ保持レジスタ（ＯＤＲ）、１３〜１６ （”：Ｊ
’、 回ｉａｌ接爺Ｊ１．：装置１〜４（ＬＵＴ１〜４
）、１７はアドレスバッファレジスタ（ＬＡＤＲ）、１
８は入力データバッファレジスタ（ＬＩＤＲ）、ｔ ９
は人力データパス得ｌｍ１１回路（Ｉ Ｄ ｌ’）Ｃ−
）、２０は出力データバッファレジスタ（ＬＯＤＲ）で
ある。
は本実施例のタイムチャートである。第３図で１は通信
制御装置（ＣＣＵ）、２は回線走五共通部（Ｃ８Ｃ）、
３〜６は回線走査部１〜４ （Ｃ８１〜４）、７はタイ
ミング作成回路（ＴＭＧ）、８はアドレスバスｆｉｔ制
御回路（ＡＤＢＣ）、９は出力データバス制御回路（Ｏ
ＤＢＣ）、１０１・よアドレス作成回路（Ａ、ＤＣ）、
１１け人カテータ保持レジスタ（ＩＤＲ）、１２は出力
データ保持レジスタ（ＯＤＲ）、１３〜１６ （”：Ｊ
’、 回ｉａｌ接爺Ｊ１．：装置１〜４（ＬＵＴ１〜４
）、１７はアドレスバッファレジスタ（ＬＡＤＲ）、１
８は入力データバッファレジスタ（ＬＩＤＲ）、ｔ ９
は人力データパス得ｌｍ１１回路（Ｉ Ｄ ｌ’）Ｃ−
）、２０は出力データバッファレジスタ（ＬＯＤＲ）で
ある。
本発明を第３図、第４図によシ説明する。
回線走育共通部（ＣＳＣ）のタイミング作成回路（ＴＭ
Ｇ）で作成された制御タイミング（ＴＣ１〜４）と制御
クロック（Ｃ１〜４）は各回線走査部（Ｃ８ト４ ）へ
送出される。なお、制御クロック（Ｃ１〜４）は各回線
接続装置（ＬＵＴｔ〜４）へも送出される。
Ｇ）で作成された制御タイミング（ＴＣ１〜４）と制御
クロック（Ｃ１〜４）は各回線走査部（Ｃ８ト４ ）へ
送出される。なお、制御クロック（Ｃ１〜４）は各回線
接続装置（ＬＵＴｔ〜４）へも送出される。
Ｃ８Ｉでは割面１タイミングＴＣＩをアドレス送出タイ
ミング、ＴＣ２をデータ入力タイミング、ＴＣ３をデー
タ修飾タイミング、ＴＣ４をデータ送出タイミングとす
る。Ｃ８２ではＴＣ２をアドレス送出タイミング、ＴＣ
３をデータ入力タイミング、ＴＣＡをデータ修飾タイミ
ング、ＴＣｌをデータ送出タイミングとする。同様にＣ
８３はＴＣ３をアドレス送出タイミング、Ｃ８４はＴＣ
４をアドレス送出タイミングというように制御タイミン
グを１位相ずつずらして割当てる。
ミング、ＴＣ２をデータ入力タイミング、ＴＣ３をデー
タ修飾タイミング、ＴＣ４をデータ送出タイミングとす
る。Ｃ８２ではＴＣ２をアドレス送出タイミング、ＴＣ
３をデータ入力タイミング、ＴＣＡをデータ修飾タイミ
ング、ＴＣｌをデータ送出タイミングとする。同様にＣ
８３はＴＣ３をアドレス送出タイミング、Ｃ８４はＴＣ
４をアドレス送出タイミングというように制御タイミン
グを１位相ずつずらして割当てる。
Ｃ８Ｉでは制動クロックＣＩの立上りによシアドレス作
成回路（ＡＤＧ）でアドレスを作成し、回線走査共辿部
（ＣＳＣ）のアドレスバス制御回路（ＡＤＢＣ）へ送出
する。同様にＣ８２では制御クロックｃ２により、Ｃ８
３ＴはＣ３により、Ｃ３４ＴはＣ４にＪ：す、それぞれ
ＡＤＧでアドレスを作成し、ＡＤＢＣへ送出する。
成回路（ＡＤＧ）でアドレスを作成し、回線走査共辿部
（ＣＳＣ）のアドレスバス制御回路（ＡＤＢＣ）へ送出
する。同様にＣ８２では制御クロックｃ２により、Ｃ８
３ＴはＣ３により、Ｃ３４ＴはＣ４にＪ：す、それぞれ
ＡＤＧでアドレスを作成し、ＡＤＢＣへ送出する。
ＡＤＢＣでは、制御タイミングＴＣＩの時Ｃ８Ｉよシの
アドレスを、ＴＣ２の時Ｃ８２よりのアドレスを、ＴＣ
３の時Ｃ８３よシのアドレスを、ＴＣ４の時はＣ８４よ
りのアドレスを、それぞれアドレスバス（ＡＤＨ）を通
じてＩ、ＵＴへ送出する。
アドレスを、ＴＣ２の時Ｃ８２よりのアドレスを、ＴＣ
３の時Ｃ８３よシのアドレスを、ＴＣ４の時はＣ８４よ
りのアドレスを、それぞれアドレスバス（ＡＤＨ）を通
じてＩ、ＵＴへ送出する。
ＬＵＴＩで（ｄＡＤＢを通して転送されてきたアドレス
を制御クロックＣ１の立下りによりアドレスバッファレ
ジスタ（ＬＡＤＲ）ヘセットする。 次にＬＡＤＲにセ
ットされたアドレスによシ接続されている回線を走査し
て、回線よりのデータを制御クロックＣ２立上りにょシ
入カデータバノファレジスタ（ＬＩＤＲ）ヘセットして
、入力デークバス制ｍ１１回路（ＩＤＢＣ）へ転送する
。同様にＬＵＴ２では制φ１１クロックＣ２よりＬＡＤ
Ｒヘアドレスをセラ１−Ｌｆ、Ｃ３で回線よりのデータ
をＬＩＤＲへセット、ＬＵＴ３ではＣ３でＬＡＤＲへセ
ット、Ｃ４でＬＩ−ＤＲへセット、ＬＵＴ４はＣ４でＬ
ＡＤＲへセット、ＣＩでＬＩＤＲヘセットする。
を制御クロックＣ１の立下りによりアドレスバッファレ
ジスタ（ＬＡＤＲ）ヘセットする。 次にＬＡＤＲにセ
ットされたアドレスによシ接続されている回線を走査し
て、回線よりのデータを制御クロックＣ２立上りにょシ
入カデータバノファレジスタ（ＬＩＤＲ）ヘセットして
、入力デークバス制ｍ１１回路（ＩＤＢＣ）へ転送する
。同様にＬＵＴ２では制φ１１クロックＣ２よりＬＡＤ
Ｒヘアドレスをセラ１−Ｌｆ、Ｃ３で回線よりのデータ
をＬＩＤＲへセット、ＬＵＴ３ではＣ３でＬＡＤＲへセ
ット、Ｃ４でＬＩ−ＤＲへセット、ＬＵＴ４はＣ４でＬ
ＡＤＲへセット、ＣＩでＬＩＤＲヘセットする。
ＬＵＴｌの人力データバス制御回路（ＩＤＢＣ）では制
御クロックＣ２の立上シによシデータをアドレスバス（
ＩＤＢ）を通じてＣ８へ送出し、制御クロックＣ３の立
上りによりデータの送出を停止する。同様にＬＬＩＴ２
のＩＤＢＣはＣ３により送出、Ｃ４により停止、ＬＵＴ
３はＣ４で送出、Ｃ１で停止、ＬＵＴ４で０１で送出、
Ｃ２で停止する。
御クロックＣ２の立上シによシデータをアドレスバス（
ＩＤＢ）を通じてＣ８へ送出し、制御クロックＣ３の立
上りによりデータの送出を停止する。同様にＬＬＩＴ２
のＩＤＢＣはＣ３により送出、Ｃ４により停止、ＬＵＴ
３はＣ４で送出、Ｃ１で停止、ＬＵＴ４で０１で送出、
Ｃ２で停止する。
Ｃ８ＩではＩＤＢ全通して転送されてきたデータを制御
タイミングＴＣ２の時に取り入れて制御クロックＣ３の
立上シにより入力データ保持レジスタ（ＩＤＲ）ヘセッ
トして、制御タイミングＴＣ３の時にデータの比較・修
飾等を行ない、回線への送出データをｆｔ１ｌｌ ｆｆ
４１クロツクＣ４の立上りで出力データ保持レジスタ（
ＯＤＲ）へセットする。ＯＤＲへセントされたデータは
回線走査共通部（Ｃ８Ｃ）の出力データバス制御回路（
ＯＤＢＣ）へ転送する。
タイミングＴＣ２の時に取り入れて制御クロックＣ３の
立上シにより入力データ保持レジスタ（ＩＤＲ）ヘセッ
トして、制御タイミングＴＣ３の時にデータの比較・修
飾等を行ない、回線への送出データをｆｔ１ｌｌ ｆｆ
４１クロツクＣ４の立上りで出力データ保持レジスタ（
ＯＤＲ）へセットする。ＯＤＲへセントされたデータは
回線走査共通部（Ｃ８Ｃ）の出力データバス制御回路（
ＯＤＢＣ）へ転送する。
同様にＣ８２では入力データは制御クロックＣ４でＩＤ
Ｒヘセクト、出力データはＣ１でＯＤＲへセラ）、Ｃ８
３では入力データはＣ１でＩＤＲへセット、出力データ
Ｃ２でＯＤＲへセット、Ｃ８４では人力データはＣ２で
ＩＤＲへセット、出力データはＣ３でＯＤＲへセットす
る０ ０ＤＢＣでは、制御タイミングＴＣ４の時、Ｃ８１よ）
の出力データを、ＴＣｌの時、Ｃ８２よりの出力データ
を、Ｔｅ３の時、Ｃ８３よりの出力データを、Ｔａ２の
時、Ｃ８４よりの出力データを、それぞれ出力データバ
ス（ＯＤＢ）を通してＬＵＴへ送出する。
Ｒヘセクト、出力データはＣ１でＯＤＲへセラ）、Ｃ８
３では入力データはＣ１でＩＤＲへセット、出力データ
Ｃ２でＯＤＲへセット、Ｃ８４では人力データはＣ２で
ＩＤＲへセット、出力データはＣ３でＯＤＲへセットす
る０ ０ＤＢＣでは、制御タイミングＴＣ４の時、Ｃ８１よ）
の出力データを、ＴＣｌの時、Ｃ８２よりの出力データ
を、Ｔｅ３の時、Ｃ８３よりの出力データを、Ｔａ２の
時、Ｃ８４よりの出力データを、それぞれ出力データバ
ス（ＯＤＢ）を通してＬＵＴへ送出する。
ＬＵＴｌではＯＤＢを通して転送されてきた出力データ
を制御クロックＣ４の立下りにより出力データバノファ
レジスタ（ＬＯＤＲ）ヘセットする。同様にＬＵＴ２は
制御クロックＣ１によＪ、ＬＵＴ３はＣ２にＪニジ、Ｌ
ＵＴ４はＣ３によシ、それぞれ出力データをＬＯＤＲヘ
セットする。
を制御クロックＣ４の立下りにより出力データバノファ
レジスタ（ＬＯＤＲ）ヘセットする。同様にＬＵＴ２は
制御クロックＣ１によＪ、ＬＵＴ３はＣ２にＪニジ、Ｌ
ＵＴ４はＣ３によシ、それぞれ出力データをＬＯＤＲヘ
セットする。
以上述べたとおり、同一の制御タイミングをそれぞれの
Ｃ８に対して、１位相ずつずらして割当てることにより
、１組のインタフェースノ（ス（アドレスバス、入力デ
ータバスおよび出力データバス）を最高４個のＣ８で使
用することができる。
Ｃ８に対して、１位相ずつずらして割当てることにより
、１組のインタフェースノ（ス（アドレスバス、入力デ
ータバスおよび出力データバス）を最高４個のＣ８で使
用することができる。
第４図でに、ケーブル長３０ｍ１ケーブル遅延時２００
ｎａとして時間計算しである０ （へ）発明の効果 このように本発明によれば、複数のＣ８で１組のインタ
フェース線を共用することができるため、ＣＣＵとＬＵ
Ｔ間のケーブルが減少し、ＣＣＵの筐体の小型化がはか
れる。
ｎａとして時間計算しである０ （へ）発明の効果 このように本発明によれば、複数のＣ８で１組のインタ
フェース線を共用することができるため、ＣＣＵとＬＵ
Ｔ間のケーブルが減少し、ＣＣＵの筐体の小型化がはか
れる。
また、Ｃ８の増設が容易に行える為、ＣＣＵとしての処
理能力には余裕があっても、Ｃ８の走査能力から接続回
す数が限定されていたシステムでも、処理能力の限界ま
での回線を接続できるようになる。
理能力には余裕があっても、Ｃ８の走査能力から接続回
す数が限定されていたシステムでも、処理能力の限界ま
での回線を接続できるようになる。
第１１！＠ｌは通信制御１装置と回線接続装置が接続さ
れＺ・ときの一般的な態様を示す図、第２図は複数の回
線接続製置を通信制御装置に接続する場合の従来方式を
示す図、第３図は本発明による実施例のブロック図、第
４図は実施例のタイムチャートを示す図である。 第３図にかいて、１は通信制御装置、２は回線走査共通
部、３〜６は回線走査部、１３〜１６ は回線接続装２
よである。
れＺ・ときの一般的な態様を示す図、第２図は複数の回
線接続製置を通信制御装置に接続する場合の従来方式を
示す図、第３図は本発明による実施例のブロック図、第
４図は実施例のタイムチャートを示す図である。 第３図にかいて、１は通信制御装置、２は回線走査共通
部、３〜６は回線走査部、１３〜１６ は回線接続装２
よである。
Claims (2)
- （１）通信回線と接続される回縁接続装置を複数台接近
光して、データ通信を行なう通信制御装置において、上
記回線接続装置に対応して当該通信制御装置内に粒砂も
うけられる回線走査部が同一のタイミングＨ，１′点に
おいてそれぞれ異なる動作を実行するよう構成すること
により、上記複数の回線走査ｖ、１１と盈ど′スの回縁
接続装置との間で、１組のインタフェース線を時分割共
用制御するよう構成したことを特徴とする回線接続装置
の接続方式。 - （２）上記回線走査部と回線接続装置の間における１［
ω綜尚りの定食時間が、アドレス送出動作を実行するタ
イミング、データ読込み動作を実行するタイミング、デ
ータ修飾動作を実行するタイミングおよびデータ送出動
作を実行するタイミングによりイト４成され、上記回線
走査部と回縁接続装置の間にもうけられるアドレス線、
出力データ線および入力データ線からなる１組のインタ
フェース線が最大４組の回線走査部と回線接続装置によ
って共用されるよう構成された特許請求の範囲第（１）
項記載の回線接続装置の接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206968A JPS5997256A (ja) | 1982-11-26 | 1982-11-26 | 回線接続装置の接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206968A JPS5997256A (ja) | 1982-11-26 | 1982-11-26 | 回線接続装置の接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5997256A true JPS5997256A (ja) | 1984-06-05 |
Family
ID=16531981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206968A Pending JPS5997256A (ja) | 1982-11-26 | 1982-11-26 | 回線接続装置の接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337805A3 (en) * | 1988-04-15 | 1991-06-12 | Polyplastics Co. Ltd. | Metal mold for injection molding tubular or columnar products and molded product obtained by using same |
-
1982
- 1982-11-26 JP JP57206968A patent/JPS5997256A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0337805A3 (en) * | 1988-04-15 | 1991-06-12 | Polyplastics Co. Ltd. | Metal mold for injection molding tubular or columnar products and molded product obtained by using same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5997256A (ja) | 回線接続装置の接続方式 | |
| JPS586177B2 (ja) | インタ−フエ−ス回路の選択システム | |
| JPH1083215A5 (ja) | ||
| JP3461363B2 (ja) | ビデオインタフェース | |
| JPH0417051A (ja) | データ転送方式 | |
| WO1988009532A1 (fr) | Liaison de donnees serie pour dispositifs de commande numerique | |
| JP2534654B2 (ja) | デイジタル信号処理回路 | |
| JP2505878B2 (ja) | マルチバスシステム | |
| JPH043206A (ja) | プログラマブルシーケンスコントローラ | |
| KR0145451B1 (ko) | 아비터를 이용한 다중노드 공통 버스 송신 정합 장치 | |
| JP3067155B2 (ja) | データ転送装置 | |
| JPH035863A (ja) | デジタルシステム | |
| JPS63185138A (ja) | 計算機のネツトワ−ク接続装置 | |
| JPH04241659A (ja) | リモートジョブ転送方式 | |
| JPS6269348A (ja) | デ−タ転送装置 | |
| JP2504615B2 (ja) | 信号伝達タイミング制御方式 | |
| JPH03108929A (ja) | データ伝送装置 | |
| JPS60130237A (ja) | デ−タ転送方式 | |
| JPS6165351A (ja) | 制御システム | |
| JP2005190015A (ja) | Ｐｃｉシステム | |
| JPS61161845A (ja) | 回線制御装置 | |
| JPH0669978A (ja) | プロセッサ間通信方式 | |
| JPS63246952A (ja) | 端末入出力処理システム | |
| JPS61125256A (ja) | 通信制御方法 | |
| JPH0272488A (ja) | 情報処理システム |