JPS599744A

JPS599744A - 高速ｄｍａ転送起動回路

Info

Publication number: JPS599744A
Application number: JP11850082A
Authority: JP
Inventors: Yoshikazu Yamazaki; 山崎　吉一
Original assignee: Kokusai Electric Co Ltd
Current assignee: Kokusai Denki Electric Inc
Priority date: 1982-07-09
Filing date: 1982-07-09
Publication date: 1984-01-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は公知のコンピュータ入出力制御方式の１つであ
るＤ　Ｍ　Ａ　（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃ
ｅｇ８）法の転送起動時のプログラム動作時間を短縮す
ることができる高速ＤＭＡ転送起動回路に関するもので
ある。

第１図は本発明を実施した外部装置と計算機本体（以下
コンピュータという）の関係を示すコンピュータシステ
ム構成側図である。図中の１はコンピュータ、２はその
入出力部、６は入出力部２に接続する外部装置、４〜１
０は外部装置に属するもので、４は夕ｉ部装置コントロ
ーラで、５〜７はその構成要素であって、その中５はＤ
ＭＡ転送回路、６は高速ＤＭＡ転送起動回路、７はデー
タハイウェイ入出力部、８はデータノ・イウエイ、９（
９−１〜９−ｎ）はデータハイウェイ入出力部、１ｏ（
ｉｏ−ｉ〜１Ｏ−ｎ）はたとえば磁気ティスフなどの外
部または周辺（入出力）装置や数ｋｍも延長可能なデー
タハイウェイに接続される制（Ｍｌ、モニタ等の装置で
ある。

さてコンピュータが外部装置６に対してＤＭＡ転送を起
動するには、先づプログラムを動作させる。これによっ
てＤＭＡ転送回路５内のＤＭＡ起動レジスタにデータを
セットすればノ・−ドウエアが高速でデータ転送を行う
のであるが、コンピュータを用いた実時間フィードバッ
ク制御システム（一定時間間隔内に外部データを取込み
、プログラムがデータを解析してコントロールデータを
外部装置に出力する動作を繰返すシステム）などでは、
一定の処理時間内にデータ転送を行うという制限がある
ため、ＤＭＡ転送起動時のプログラム動作時間を短縮す
ることは重要な問題である。本発明はこのプログラム動
作時間が短縮され、データ伝送の高速度化が可能となる
回路を提供することを目的としている。以下本発明につ
いて詳細に説明する。

従来はＤＭＡ転送を起動する場合には、外部装置　１１
１１１１　ノコンピュータのメモリアドレス信号を出力
するアドレスレジスタと転送語数のワードカウンタにデ
ータをセットしてＤＭＡ起動データを夕１部装置に書込
んだ時ハードウェアが動作してデータ転送を実行してい
る。そして第１図の場合にはデータハイウェイ入出力部
９および外部装置１０はそれぞれｎ個であるので、この
場合にはコンピュータが装置１０−１からデータを読み
、続いて装置１０−２　、１０−５　、・・・・・・１
０−ｎと次々にデータを収集し、計算機のプログラムが
これらのデータを解析してその結果を各装置に出力する
。従ってそのＤＭＡ転送起動時のプログラム動作時間Ｔ
、中には第４図Ａに示すように、コンピュータのプログ
ラム動作時間Ｔａ、Ｔｂ、Ｔｏ、Ｔｄを間に挾んでアド
レスレジスタ、ワードカウンタその他のレジスタ等への
データ、ＤＭＡ起動データを順に送る時間が必要で、転
送語数が少なくてそのＤＭＡ転送時間ＴＤが短い場合に
はＴ１　がこれより長くなることがあるので、プログラ
ム動作時間Ｔ１　は出来るだけ短かくすることが望まし
い。

本発明は第１図においてコンピュータ１とデータハイウ
ェイ８につながる装置間のデータ転送時間を、第４図Ｂ
に示すように従来すなわち仝図Ａの場合に比しプログラ
ム動作時間Ｔｂ、Ｔｏ、ＴｅＬを省いて著しく短縮する
ことによってデータ伝送の高速化を可能にしたもので、
第１図および第２図（本発明の要部である第１図の外部
装置コントローラの回路構成図）によって本発明の詳細
な説明する。

第２図は外部装置コントローラの本発明による回路構成
図で、第１図に示したデータノ・イウエイ入出力部７は
省いである。第２図中の１１〜１６および１９は従来の
ＤＭＡ転送回路５に相当し、また１７．２０〜２６が本
発明によって設けられた高速ＤＭＡ転送起動回路６に相
当し、これはＤＭＡ転送回路５とはオアゲート１８で結
合されている。さて図中１１はデータバスゲートで、コ
ンピュータ入出力部２のデータバスと外部装置コントロ
ーラ内の内部バス■の接続を制御する双方向ゲートで、
コンピュータの入出力バスがたとえば１６ビツトなら双
方向ゲートは１６個必要である。このゲートはデータの
転送方向によってコントロールされる。１２はアドレス
バスゲートで、コンピュータのメモリアドレスバスに接
続され、ＤＭＡ転送中はこのアドレス情報により指定さ
れたコンピュータのメモリをアクセスする。１３はコン
トロールバスケートで、コンピュータのコントロールバ
スに接続され、これよりの信号はコンピュータのプログ
ラムによる入出力命令で出力される。このコントロール
バスデータ信号■はコントロールデコーダ１９でデコー
　ドされ、オアゲート１８を通じてＤＡレジスタ１４　
、　ＤＣレジスタ１５、その他のレジスタ１６に起動デ
ータをセットする信号である。１４はＤＡ（データアド
レス）レジスタで、ＤＭＡ転送を起動しようとする時Ｄ
Ａレジスタにコンピュータ１のアクセスしようとするメ
モリアドレスをセットする。ＤＭＡ転送中はＤＡレジス
タ１４はデータ毎に＋１づつアップカウントし、そのア
ドレス情報をコンピュータ１に出力する。１５はＤｏ（
データカウント）レジスタで、ＤＭＡ転送を起動しよう
とする時コンピュータ１が転送しようとする語数をこれ
にセットする。ＤＭＡ転送転送中ソＣレジスタータ毎に
１づつダウンカラン）　（−１）し、ＤＣレジスタ１５
がゼロになった時にＤＭＡ転送を終了、する。１６はそ
ノ他ルジスタで、コンピュータシステムによつて自由に
定義できるレジスタであるが、その内容動作は本発明に
関連がないので説明は省略する。

１７はＳＵＢ　Ｆ／Ｆ（サブフリップフリップ）で、Ｄ
ＭＡ転送起動時にコンピュータ１のＤＭＡ起動データの
１ビツトにより５ＵＢＦ／Ｆ　　をセットすると、プリ
セットメモリ２４からデータを順次読出し、ＤＭＡ転送
終了時にリセットされる。１８はオアゲートで、コント
ロールテコーダ１９とアドレスデコーダ−２０のタイミ
ングパルスの論理和を出力する。このゲートにより従来
方式のプログラムの入出力命令によるレジスタのセット
と本発明を実施した方式のプリセット動作を共用できる
。

１９はコントロールテコーダで、コンピュータのコント
ロールハスデータ■をテコ−トスる。２０はアドレスデ
コーダで、プリセットメモリ２４の動作時にアドレスカ
ウンタ２５の出力を用いてデコードしセットパルスを送
出する。２１はアントゲート、２２はクロックパルス用
発振器である。

２５はアドレスカウンタで、ＤＭＡ転送起動時にコンピ
ュータのＤＭＡ起動データによりＳ　Ｕ　Ｂ　Ｆ／Ｆ１
７と同一タイミングでセットされるアップカウンタであ
り、このセットされるデータはプリ七ットメモリ２４内
のｎ対のレジスタ用データのどの対を選択するかを決定
する。なお図中の２重大線ＢＵＳは内部バスと呼ばれ、
また１４，１５，１６゜１７．２３のレジスタやカウン
タの入力に示したＬＤはロード（Ｌｏ　ａｄ　）を意味
し、これらは内部バスのデータをセットするプリセット
入力として用いられる。次に２４はプリセットメモリで
、これにはＤＭＡ転送起動用レジスタデータを複数対書
込んでおき、ＤＭＡ転送起動時にアドレスカウンタ２３
に与えられたＤＭＡ起動データにより指示されたレジス
タデータ対を選択して、その対中のＤＡデータ、ＤＣテ
デー、その他データを順に読出し、対応するレジスタに
セットする。２５はインバータゲート、２６はアンドゲ
ートである。

次に第２図回路の総合動作について第３図（第２図の各
部の波形のタイムチャートで第６図の左端の■〜■は第
２図中の位置に対応させである〕を用いて説明する。

本発明ではＤＭＡ転送起動データを数種類前もってプリ
セットメモリ２４に書き込んでおき、コンピュータ１が
ＤＭＡ転送を行う時には指定のＤＭＡ起動データだけを
出力する。そうすれは本発明回路はＤＭＡ起動起動メー
タ内ＵＢＦ／Ｆ　　１７テータとアドレスカウンタ２６
のデータとでプリセットメモリ内に既に書かれているＤ
ＭＡ転送用レジスタデータを１対選択して読出しながら
次々と対応したレジスタにセットする。１判−一専一ま
ずコンピュータ１のプログラムの入出力命令によってＳ
ＵＢ　Ｆ／Ｆ　　１７とアドレスカウンタ２６のアドレ
ス情報であるＤＭＡ起動テーデーとコントロールデータ
■がコンピュータから出力される。

■のコントロールデータをコントロール７”　コ−ｐ’
１９でデコードすると、発振器２２よりのクロックパル
ス■の１周期分に当るパルス■がデコーダ１９から出力
される。このパルス■の立上りでＤＭＡ起動データ■を
ＳＵＢ　Ｆ／Ｆ　１７とアドレスカウンタ２５にセット
する、このときアドレスカウンタ２３は第３図の■で示
すαの状態になる。αはＤＭＡ起動データ内のグリセノ
ドメモリのｆ　＋−レス情報で、パルス■の立下りで次
々と＋１される。他方ＳＵＢ　Ｆ／Ｆ　１７が第６図■
に示すように°１゛。

（またはＨレベル）になったなら■ノ；ルスが°“０°
“となる条件でアンドゲート２６からパルス■が発生す
る。プリセットメモリ２４は■が′１”′になると読出
しモードとなり、■のαでアドレス指定される対のＤＡ
テデーを内部バスＢＴＪＳに出力する。

つきにＤＡテデーの書込パルスの作成方法を説明スる。

プリセットメモリ２４の入力■が１“になるとクロック
パルス■からアントゲ−１・２１によってパルス■が第
５図に示すように発生し、ア第２図のＤＡレジスタ１４
にセントするとＤＡレジスタ１４は第５図［株］に示す
状態となる。他方アドレスカウンタ２５はパルス■の立
下りによって＋１だけカウントアツプされ、第５図■に
示すα＋１の状態になる。このα＋１よりＤＡレジスタ
１４と同様にＤＣレジスタ１５もセットされる。

続いてその他のレジスタ１６も同様の手順でセットされ
■に示ずα＋２の状態に々る。また第６図の例ではアド
レスカウンタ２３が■のα＋５の状態になったとき、ア
ドレスカウンタ２０からパルス０が発生してＳＵＢ　Ｆ
／Ｆ　１７がリセットされ０゛。

になった時、ＤＭＡ転送起動レジスタ対のプリセット動
作は完了して、以後データの転送が行われることになる
。

第４図Ｂは上記の動作によって短縮されたＤＭＡ転送起
動動作の所要時間Ｔ２の構成を示したもので、この図は
第５図の■と同じものである。コンピュータより最初の
ＤＭＡ起動データが与えられると上記のように自動的に
順にＤＡテデー、ＤＣテデー等を発生し、この間コンピ
ュータとの信号のやりとりは全くないので、ＤＭＡ転送
起動動作の所要時間Ｔ２　は従来の方式の所要時間Ｔ１
　　に較べて１／１０以下の高速化が実現される。なお
第４図中のＴＤはＤＭＡ転送中の時間を示している。

また第２図のＤＡレジスタ１４”　　　　”客土」およ
びＤＣレジスタ１５はＤＭＡ転送中にセットデータが変
化してしまうので、再びＤＭＡ転送を行う時にはデータ
をセットする必要があるがプリセットメモリ２４に書込
寸れているＤＭＡ転送レジスタデータ対ばくり返して使
用できる。

これは本発明の特色の１つである。

【図面の簡単な説明】

第１図は本発明を実施した外部装置とコンピュータとの
関係を示したコンピュータシステム構成倒曲、第２図は
本発明な実施した外部装置コントローラの回路構成倒曲
、第５図は第２図の各部の波形のタイムチャート、第４
図はＤＭＡ転送起動時間について従来の方法と本発明を
用いた方法とを比較したタイムチャートである。１・・・コンピュータ、　　２・・・入出力部、　　６
・・・外部装置、　　４・・・外部装置コントローラ、
　　５・・・ＤＭＡ転送回路、　　６・・・高速ＤＭＡ
転送起動回路、７．９・・・データハイウェイ入出力部
、　　８・・・データハイウェイ、　　１０・・・（周
辺）装置、１１・・・データバスケ−）、１２・・・ア
ドレスバス’ｙ’−１−１１３・・・コントロールバス
ケート、１４・・・ＤＡレジスタ、　　１５・・・Ｄｃ
レジスタ、１６・・・その他のレジスタ、　　１７・・
・ＳＵＢ　Ｆ／Ｆ　　。１８・・・オアゲート、　　１９・・・コントロールテ
コーダ、　　２０・・・アトレステコーダ、　　２１．
２６・・・アンドゲート、　　２２・・・発振器、　　
２３・・・アドレスカウンタ、　　２４・・・プリセッ
トメモリ、２５・・・インバータゲート、。特許出願人　　国際電気株式会社代理人　大塊　学その他１名

Claims

【特許請求の範囲】

アドレスカウンタ、クロック発振器、アドレスカウンタ
、データを各レジスタにセットする動作を制御するサブ
フリップフロップ、ＤＭＡ転送起動用レジスタデータを
複数対書込んだプリセットメモリおよび複数のゲートを
備え、かつこれらが計算機からのＤＭＡ起動データのみ
によって制御されて計算機の外部装置コントローラ内に
設けられたＤＭＡ転送回路の各レジスタを動作させるレ
ジスタデータ対を選択してセットするように構成してＤ
ＭＡ転送を高速にて行いつるようにしたことを特徴とす
る高速ＤＭＡ転送起動回路。