JPS62125458A - デ−タ転送制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、ＣＰ　Ｕとｓｃｓ　ｒコントローラとの間
にｓｃｓ　Ｉ回路を介在させてなるデータ転送制御回路
に関する。

又来皮権 従来のＳＣＳＩ（スモールコンピュータ・システム・イ
ンタフェース）のデータフェーズ（ＤａｇａＦ　ａｓｅ
）におけるＡＣＫ信号、ＲＥＱ信号のハンドシェイクの
制御は、例えばｓｃｓ　ｒコントローラからの各信号（
Ｔ／○、Ｃ／Ｄ、ＭＳＧ、ＲＥＱ）をＳＣＳＩ回路でデ
コードした信号をＣＰＵが■／○信号として読取ってＳ
ＣＳＩコントローラからのＲＥＱ信号を確認し、それに
対してＣＰＵからＡＣＫ信号としてのＩ１０信号をＳＣ
８Ｉ回路を介してＳＣＳＩコントローラに返送するよう
にしている。

しかしながら、このようにＣＰＵがＲＥＱ信号とＡＣＫ
信号とを■／○コマンド（Ｉ１０信号）として処理する
のでは、処理の実行に時間がかかつて処理速度が遅くな
り、データ転送速度が低下するという不都合がある。

目　　　的 この発明は上記の点に鑑みてなされたものであり、デー
タ転送速度を向」ニすることを目的とする。

構成 この発明は上記の目的を達成するために、ＣＰＵとＳＣ
ＳＩ回路との間にＤＭＡ転送の際のデー夕晴格納用バッ
ファメモリを介在させると共に、ＳＣＳＩ回路にｓｃｓ
　ｒコン１−ローラからのＲＥＱ信号に対してＡＣＫ信
号を返送する回路を設けたものである。

以下、この発明の一実施例に基づいて具体的に説明する
。

第１図は、この発明の一実施例を示すブロック図である
。

このデータ転送制御回路は、ＣＰＵ１と、ＳＣＳＩコン
トローラ２と、このＣＰＵ１とＳＣＳＩコントローラ２
との間に介在したＳＣＳＩ回路３と、このｓｃｓ　Ｉ回
路３とＣＰＵ１との間に介在したＤＭＡ　（ダイレクト
・メモリ・アクセス）転送の際のデータ時格納用バッフ
ァメモリ４とからなる。

そして、ＣＰＵ１とバッファメモリ４とはＣＰＵバスを
介して、バッファメモリ４とｓｃｓ　Ｉ回路３とはロー
カルバスを介して、ｓｃｓ　Ｉ回路３とＳＣＳＩコント
ローラ２とはＳＣＳＩバスを介して各々接続している。

次に、そのＳＣ３丁回路乙の詳細について第２図を参照
して説明する。

入力バッファ１１は、ＳＣＳＩコントローラ２からの各
信号（Ｉｌｏ、Ｃ／Ｄ、ＭＳＧ、ＲＥＱ）を入力する。

なお、各信号（Ｉｌｏ、Ｃ／Ｄ、ＭＳＧ、ＲＥＱ）はロ
ーアクティブであるが、明細書中ではローアクティブを
示すオーバラインの付記は省略する。

デコーダ１２は、この人力バッファ１１に入力された各
信号（Ｉｌｏ、Ｃ／Ｄ、ＭＳＧ、ＲＥＱ）をデコードし
て、データフェーズであるときには端子０又は端子１か
ら所定レベルの信号を出力する。

なお、このデコーダ１２の信号は、データ転送方向がｓ
ｃｓ　ｒコントローラ２からｓｃｓ　ｒ回路乙のときに
は端子１から、またＳＣ８Ｉ回路３からＳＣ８Ｉコント
ローラ２のときには端子Ｏから出力される。

オア回路１３は、このデコーダ１２の端子Ｏ又は端子ｌ
からの信号の論理和をとって出力する。

ＲＥＱ信号ラッチＦＦ１４は、このオア回路１３の出力
、すなわちデコーダ１２の端子０又は端子１からの信号
をランチするフリップフロップ回路である。

微分回路１５は、このＲＥＱ信号ラッチＦＦ１４の出力
を微分してバッファメモリ４に対するリ−１（／ライト
信号（データＲ／Ｗ信号）となる信号Ａを出力する。

Ａ、　ＣＫ信号ＦＦ１６は、この微分回路１５からの信
号Ａを受けてＡＣＫ信号を生成出力するフリップフロッ
プ回路である。

出力トライバ１７は、このＡＣＫ信号ＦＦ１６からのＡ
ＣＫ信号をｓｃｓ　ｒコントローラ２に出力する。

次に、このように構成したこの実施例の作用について第
３図をも参照して説明する。

ＳＣＳＩのフェーズとしては、バスフリーフェーズ：　
Ｂｕｓ　Ｆｒｅｅ　Ｐｈａｓｅ、　コマンドフェーズ：
Ｃｏｍｍａｎｄ　Ｐ　ｈａｓｅ　（複数のホストの場合
にはセレクションフェーズ：　Ｓ　ｅｌｅｃｔｉｏｎ　
Ｐ　ｈａｓｅ　を含む）ｌデータフェーズ：　ＤａＬａ
　　Ｐｈａｓｅ、コンプレッションフェーズ：　Ｃｏｍ
ｐｌｅｔ、ｉｏｎ　Ｐ　ｈａｓｅ　、メツセージフェー
ズ：　Ｍｅｓｓａｇｅ　Ｐｈａｓｅによって構成される
。

この回路はこの内のデータフェーズの時のデータ転送に
おけるＲＥＱ信号及びＡＣＫ信号を自動的にハンドシェ
イクするものである。

まず、データ転送に先立ってＳＣ８Ｉコントローラ２か
らＳＣＳＩ回路乙に対して第１表に示す１　”　、　　
”　０″の信号が与えられる。なお、この第１表はデー
タフェーズにおける各信号（アクティブＬｏｗ）をデコ
ードした意味を示す。

第１表 なお、この第１表において、Ｃ／Ｄはコマン１く又はデ
ータを意味し、ＭＳＧはメツセージを意味する。

したがって、データフェーズのときには５Ｃ８Ｉコント
ローラ２からのＲＥＱ信号が第３図（イ）に示すように
アクティブ状態（”Ｌ”）になる。

それによって、ＳＣＳＩ回路３はこのＳＣＳＩコントロ
ーラ２からの各信号（Ｉｌｏ、Ｃ／Ｄ。

ＭＳＧ、ＲＥＱ）をデコーダ１２によってデコードし、
データフェーズであることを判別して、５Ｃ５Ｉコント
ローラ２からデータ転送要求を受けたことを判断し、そ
の端子０又は端子１から所定レベルの信号を出力する。

　　　　゛ そして、このデコーダ１２の端子０又は端子ｌからの信
号はオア回路１３を介してＲＥＱ信号ラッチＦＦ１４に
入力されて一時ラッチされる。なお、このＲＥＱ４言号
ラッチＦＦ１４は、リセット端子ＲにＳＣＳＩコントロ
ーラ２からのＲＥＱ信号が与えられてリセットされてい
る。

それによって、微分回路１５はそのＲＥＱ信号ラッうＦ
Ｆ？４の出力を微分して、第３図（ロ）に示すような信
号Ａを生成出力する。

この微分回路１５からの信号Ａはバッファメモリ４への
データリート／ライト信号（データＲ／Ｗ信号）として
与えられる。

なお、この４３号Ａの幅Ｔは、バッファメモリ４に対す
るリード／ライト信号となるのでメモリによって異なり
、高速メモリでは数１０　ｎ５ｅｃ　、低速メモリでは
数１００ｎｓｅｃの単位であり、ＣＰＵの速度と比べれ
ば数倍〜数十倍速い。

また、微分回路１５からの信号ＡはＡＣＫ信号ＦＦ１ｌ
：）にも与えられる。なお、このＡＣＫ信号ＦＦ１６は
リセット端子ＲにＳＣ８Ｉコントローラ２からのＲＥＱ
信号が与えられてリセットされている。

このＡＣＫ信号ＦＦ１６は、第３図（ハ）に示すように
微分回路１５の出力Ａの立上りでＡＣＫ信号を生成（ア
クティブ状態：　Ｌ”状態に）して出力ドライバ１７を
介してｓｃｓ　ｒコン１−ローラ２に出力する。

そして、５Ｃ５Ｉコンｊ−コーラ２は、ＳＣ５１回路３
からＡＣＫ信号を受は取ると、ＳＣＳＩ回路２がデータ
を受領したあるいは送ったと判断して、第３図（イ）に
示すようにＲＥＱ信号をイナクティブ状態（Ｈ″状態）
にする。

そ九によって、ＳＣＳＩ回路３のＲＥＱ信号ラッうＦＦ
ｉ　４及びＡＣＫ信号ＦＦ１６のリセット端子Ｒにその
ＲＥＱ信号が入力されてリセットされ、第３図（ハ）に
示すようにＡＣＫ信号がイナクティブ状態（”　Ｉ（”
状態）になる。

これ等の一連の動作を行なうことによって、ＳＣＳＩの
データフェーズにおけるＲＥＱ信号及びＡＣＫ信号のハ
ンドシェイクを行なう。

このように、このデータ転送制御回路は、ＣＰＵとｓｃ
ｓ　ｒ回路との間にＤＭＡ転送の際のデータ時格納用バ
ッファを介在させると共に、５ＣＳＩ回路にＳＣＳＩコ
ントローラからのＲＥＱ信号に対してＡＣＫ信号を返送
する回路を設けたので、ＳＣＳＩのデータフェーズにお
けるＲＥＱ信号及びＡ　ＣＫ信号のハンドシェイクをＣ
ＰＵの介在することなしに自動的に行なうことができ、
データ転送速度が向上する。

紘−釆 以上説明したように、この発明によれば、データ転送速
度が向上する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は同じくそのＳＣＳＩ回路の詳細を示すブロック図、 第３図は同じくその動作説明に供するタイミングチャー
１−である。

Claims (1)

【特許請求の範囲】
1. １　ＣＰＵとＳＣＳＩコントローラとの間にＳＣＳＩ回
   路を介在させてなるデータ転送制御回路において、前記
   ＣＰＵとＳＣＳＩ回路との間にＤＭＡ転送の際のデータ
   時格納用バツフアメモリを介在させると共に、前記ＳＣ
   ＳＩ回路にＳＣＳＩコントローラからのＲＥＱ信号に対
   してＡＣＫ信号を返送する回路を設けたことを特徴とす
   るデータ転送制御回路。