JPS599765A - 補助記憶装置のタイミング制御回路 - Google Patents
補助記憶装置のタイミング制御回路Info
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- JPS599765A JPS599765A JP57117680A JP11768082A JPS599765A JP S599765 A JPS599765 A JP S599765A JP 57117680 A JP57117680 A JP 57117680A JP 11768082 A JP11768082 A JP 11768082A JP S599765 A JPS599765 A JP S599765A
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- JP
- Japan
- Prior art keywords
- storage device
- auxiliary storage
- command data
- counter
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の技術分骨】
本発明は、補助記憶装置のタイミング制御回路の改良に
関する。 （発明の技術的背景〕 磁気ディスク装置や磁気ドラム装置のような補助記憶装
置を制御する為のタイミング制御回路は。 従来第１図に示すように、カウンタ１と組合せＩＬ４１
路２とから成っていた。カウンタ１は、補助記憶装置か
ら供給されるタロツクパルスをカウントする。このカウ
ンタ１の出方値によって、例えば、制御部はヘッドが記
録媒体面上のどの位置にあるかを知ることができる。そ
して、カウンタｌの出力値は組合せ回路２に供給される
。組合せ回路２は、記憶装置の制御部に対し、この制御
部が行なうべき各種の動作を開始させる為の夫々の信号
を。 入力されたカウント値に応じて供給する。このようにし
て、記憶装置の制御部は、所定の動作の開始タイミング
を得ていた。 （背景技術の問題点〕 しかし、上述した回路に用いる組合せ回路は、複雑であ
り、この組合せ回路を作成するには多くのゲートを必要
とした。従って、この組合せ回路の信頼性にも問題があ
った。 〔発明の目的〕 本発明は、上記問題点に鑑みなされたもので、記憶装置
の制御部が行なう各種動作の開始タイミングを、簡単に
かつ正確に得ることができるタイミング制御回路を提供
することを目的とする。 （発明の概要） 本発明は、補助記憶装置から出力される基準位置を示す
信号によ勺クリアされ、補助記憶装置から情報単位毎に
出力されるクロック信号のパルスをカウントするカウン
タと、このカウンタが出力するカウント値によりアドレ
シングされ、制御部に対する各種コマンドデータが格納
されたＦＲＯＭと、このＦＲＯＭから出力されたコマン
ドデータをラッチし、夫々対応する信号線を介して前記
制御部へ出力するレジスタとから、補助記憶装置のタイ
ミング制御回路を作成した。 （発明の実施例〉 以下、図面を参照して、本発明の一実施例を詳しく説明
する。 第２図は、本実施例を説明する為のブロック図である。 図中３はカラｙ／４ｄＰＲＯＭ、５Ｆｉ、レジスタであ
る。カウンタ３は、補助記憶装置、例えば磁気ディスク
装置１ｍ気ドラム装置等、がら供給されるクロックパル
スをカウントし、カウント値を出力する。尚、このカウ
ンタ３は、回転する記録媒体が基準位置となったときに
出力される信号により、リセットされるようになってい
る。 ＦＲＯＭ４ｕ、カウンタ３から供給されるカウント値に
よってアドレシングされ、夫々のアドレスには、制御部
（図示せず）が行なう種々の動作の開始を促すコマンド
データが格納されている。 表 上記表に、ＦＲＯＭ４の内容の一例を示す。 左欄はビット番号を示し、右欄は制御部が行なう種々の
動作を示す。右欄に記載した各語の説明をすると次のよ
うになる。 「ＷＩ’？、ＩＴＥ ＤＡＴＡ ＲＨＱＵＥＳＴＪ
ｆ−Ｊ、上位装置１例えば、ホストコンピュータに対し
て、補助記憶装置に送るべきデータを要求することを示
す。 「８ＹＮＣＪは、補助記憶装置に対して田胃柁・バイト
」を送出することを示す。 ［Ｄ Ａ Ｔ ＡＪけ、補助記憶装置に対して、上位装
置、例えばホストコンピュータから供給されるデータを
書込むことを示す。 ［ＣＲＣＪは、補助記憶装置に対して、ｌ’−ＣＲＣ・
バイト」を送出することを示す。 「ＷＲＩＴＥ ８ＴＡＲＴＪは、補助記憶装置に対し
て、書き込み動作を開始することを示す。 ［几ＦｉＡＤ ８ＴＡ几Ｔ」は、補助記憶装置からの
読み出し動作を開始することを示す。 ［ｇＮＤＪは、読み出し、又は書き込み動作を終了する
ことを示す。 １−ＰＡＲＩＴＹＪｄ、上記０〜６ビツトのパリティ・
チェックビットである。 レジスタ５は、Ｐ）ＬＯＭ４から供給されたデータをラ
ッチし、このデータをビット単位に分け。 夫々対応する信号線を介し、カウンタ３に供給されるク
ロックパルスと同じパルスに応じて、制御部へ出力する
回路である。 以上説明した構成に基づき、次に、本実施例の動作を説
明する。 まず、回転する記録媒体が基準位置となった時点で、所
定のパルスがカラ／り３に入力される。 このパルスとしては、例えばインデックスパルス又はセ
レクタパルス等を用いる。そして、カウンタ３のカウン
ト値がクリアされる。次に、カウンタ３は、情報単位毎
に、記憶装置から供給されるクロックパルスをカウント
する。ここで、情報単位毎とけ、例えばバイト単位、ビ
ット単位毎という意味である。カウンタ３は、カウント
を続行し、その都度、カウント値を２１０Ｍ４に出力す
る。 Ｐ）ＬＯＭ４は、供給されたカウント値によってアトレ
シングされ、そのアドレスに格納されているコマンドデ
ータをレジスタ５に出力する。そして。 レジスタ５は、供給されたコマンドデータをラッチし、
このコマンドデータをビット単位に、夫々に対応した接
続線を介しで、制御部へ出力する。 例えば、ＦＲＯＭ４の第ｎ番地のアドレスに、コマンド
データｒ０００００００１Ｊが格納されているとする。 この場合、ＰＲＯ八（４は、カウンタ３から供給される
カウント値がｎのとき、この第ｎ番地に格納しているコ
マンドデータＩＤ０ＯＯＯＯＯ１ｊをレジスタ５へ出力
する。レジスタ５は、このコマンドデータをラッチする
と、補助記憶装置から出力されるクロックパルスに応じ
、制御部に対し、［−Ｗｌ（ＩＴＥ ＤＡＴＡ Ｂ
ＥＱＵＥ８’ｌ’Ｊの動作を促す信号を出力する。又、
例えば、Ｐ几ＯＭ４の第ｍ番地のアドレスに、コマンド
データ１’−００００１０Ｑ ｏ」が格納されていると
する。 この場合、ＦＲＯＭ４は、カウンタ３から供給されるカ
ウント値がｍのとき、この第ｍ番地に格納しているコマ
ンドデータｒ００００１０００Ｊをレジスタ５へ出力す
る。レジスタ５は、このコマンドデータをラッチすると
、補助記憶装置から出力されるクロックパルス忙応じ、
制御部に対し、補助記憶装置にＣＲ，Ｃ・バイトを送出
する動作を促す信号を出力する。同様に［７て、このタ
イミング制御回路は、補助記憶装置から出力されるクロ
ックパルスのパルス数に応じて、制御部が行なう他の各
種の動作を促す信号を出力することができる。又、本実
施例によれば、Ｐ）ＬＯＭ４の中に、パリティピットを
設けたので、誤りの少ないタイミング制御を行なうこと
ができる。 〔発明の効果〕 以上説明したように、本発明によれば、補助舵ｆ！１装
置の制御部が行なうべき動作のタイミングを制御するタ
イミング制御回路を簡単な回路で作成することができる
。又、このような回路によれば、信頼性の高いタイミン
グ制御を行なうことができる。
関する。 （発明の技術的背景〕 磁気ディスク装置や磁気ドラム装置のような補助記憶装
置を制御する為のタイミング制御回路は。 従来第１図に示すように、カウンタ１と組合せＩＬ４１
路２とから成っていた。カウンタ１は、補助記憶装置か
ら供給されるタロツクパルスをカウントする。このカウ
ンタ１の出方値によって、例えば、制御部はヘッドが記
録媒体面上のどの位置にあるかを知ることができる。そ
して、カウンタｌの出力値は組合せ回路２に供給される
。組合せ回路２は、記憶装置の制御部に対し、この制御
部が行なうべき各種の動作を開始させる為の夫々の信号
を。 入力されたカウント値に応じて供給する。このようにし
て、記憶装置の制御部は、所定の動作の開始タイミング
を得ていた。 （背景技術の問題点〕 しかし、上述した回路に用いる組合せ回路は、複雑であ
り、この組合せ回路を作成するには多くのゲートを必要
とした。従って、この組合せ回路の信頼性にも問題があ
った。 〔発明の目的〕 本発明は、上記問題点に鑑みなされたもので、記憶装置
の制御部が行なう各種動作の開始タイミングを、簡単に
かつ正確に得ることができるタイミング制御回路を提供
することを目的とする。 （発明の概要） 本発明は、補助記憶装置から出力される基準位置を示す
信号によ勺クリアされ、補助記憶装置から情報単位毎に
出力されるクロック信号のパルスをカウントするカウン
タと、このカウンタが出力するカウント値によりアドレ
シングされ、制御部に対する各種コマンドデータが格納
されたＦＲＯＭと、このＦＲＯＭから出力されたコマン
ドデータをラッチし、夫々対応する信号線を介して前記
制御部へ出力するレジスタとから、補助記憶装置のタイ
ミング制御回路を作成した。 （発明の実施例〉 以下、図面を参照して、本発明の一実施例を詳しく説明
する。 第２図は、本実施例を説明する為のブロック図である。 図中３はカラｙ／４ｄＰＲＯＭ、５Ｆｉ、レジスタであ
る。カウンタ３は、補助記憶装置、例えば磁気ディスク
装置１ｍ気ドラム装置等、がら供給されるクロックパル
スをカウントし、カウント値を出力する。尚、このカウ
ンタ３は、回転する記録媒体が基準位置となったときに
出力される信号により、リセットされるようになってい
る。 ＦＲＯＭ４ｕ、カウンタ３から供給されるカウント値に
よってアドレシングされ、夫々のアドレスには、制御部
（図示せず）が行なう種々の動作の開始を促すコマンド
データが格納されている。 表 上記表に、ＦＲＯＭ４の内容の一例を示す。 左欄はビット番号を示し、右欄は制御部が行なう種々の
動作を示す。右欄に記載した各語の説明をすると次のよ
うになる。 「ＷＩ’？、ＩＴＥ ＤＡＴＡ ＲＨＱＵＥＳＴＪ
ｆ−Ｊ、上位装置１例えば、ホストコンピュータに対し
て、補助記憶装置に送るべきデータを要求することを示
す。 「８ＹＮＣＪは、補助記憶装置に対して田胃柁・バイト
」を送出することを示す。 ［Ｄ Ａ Ｔ ＡＪけ、補助記憶装置に対して、上位装
置、例えばホストコンピュータから供給されるデータを
書込むことを示す。 ［ＣＲＣＪは、補助記憶装置に対して、ｌ’−ＣＲＣ・
バイト」を送出することを示す。 「ＷＲＩＴＥ ８ＴＡＲＴＪは、補助記憶装置に対し
て、書き込み動作を開始することを示す。 ［几ＦｉＡＤ ８ＴＡ几Ｔ」は、補助記憶装置からの
読み出し動作を開始することを示す。 ［ｇＮＤＪは、読み出し、又は書き込み動作を終了する
ことを示す。 １−ＰＡＲＩＴＹＪｄ、上記０〜６ビツトのパリティ・
チェックビットである。 レジスタ５は、Ｐ）ＬＯＭ４から供給されたデータをラ
ッチし、このデータをビット単位に分け。 夫々対応する信号線を介し、カウンタ３に供給されるク
ロックパルスと同じパルスに応じて、制御部へ出力する
回路である。 以上説明した構成に基づき、次に、本実施例の動作を説
明する。 まず、回転する記録媒体が基準位置となった時点で、所
定のパルスがカラ／り３に入力される。 このパルスとしては、例えばインデックスパルス又はセ
レクタパルス等を用いる。そして、カウンタ３のカウン
ト値がクリアされる。次に、カウンタ３は、情報単位毎
に、記憶装置から供給されるクロックパルスをカウント
する。ここで、情報単位毎とけ、例えばバイト単位、ビ
ット単位毎という意味である。カウンタ３は、カウント
を続行し、その都度、カウント値を２１０Ｍ４に出力す
る。 Ｐ）ＬＯＭ４は、供給されたカウント値によってアトレ
シングされ、そのアドレスに格納されているコマンドデ
ータをレジスタ５に出力する。そして。 レジスタ５は、供給されたコマンドデータをラッチし、
このコマンドデータをビット単位に、夫々に対応した接
続線を介しで、制御部へ出力する。 例えば、ＦＲＯＭ４の第ｎ番地のアドレスに、コマンド
データｒ０００００００１Ｊが格納されているとする。 この場合、ＰＲＯ八（４は、カウンタ３から供給される
カウント値がｎのとき、この第ｎ番地に格納しているコ
マンドデータＩＤ０ＯＯＯＯＯ１ｊをレジスタ５へ出力
する。レジスタ５は、このコマンドデータをラッチする
と、補助記憶装置から出力されるクロックパルスに応じ
、制御部に対し、［−Ｗｌ（ＩＴＥ ＤＡＴＡ Ｂ
ＥＱＵＥ８’ｌ’Ｊの動作を促す信号を出力する。又、
例えば、Ｐ几ＯＭ４の第ｍ番地のアドレスに、コマンド
データ１’−００００１０Ｑ ｏ」が格納されていると
する。 この場合、ＦＲＯＭ４は、カウンタ３から供給されるカ
ウント値がｍのとき、この第ｍ番地に格納しているコマ
ンドデータｒ００００１０００Ｊをレジスタ５へ出力す
る。レジスタ５は、このコマンドデータをラッチすると
、補助記憶装置から出力されるクロックパルス忙応じ、
制御部に対し、補助記憶装置にＣＲ，Ｃ・バイトを送出
する動作を促す信号を出力する。同様に［７て、このタ
イミング制御回路は、補助記憶装置から出力されるクロ
ックパルスのパルス数に応じて、制御部が行なう他の各
種の動作を促す信号を出力することができる。又、本実
施例によれば、Ｐ）ＬＯＭ４の中に、パリティピットを
設けたので、誤りの少ないタイミング制御を行なうこと
ができる。 〔発明の効果〕 以上説明したように、本発明によれば、補助舵ｆ！１装
置の制御部が行なうべき動作のタイミングを制御するタ
イミング制御回路を簡単な回路で作成することができる
。又、このような回路によれば、信頼性の高いタイミン
グ制御を行なうことができる。
Claims (1)
- 【特許請求の範囲】 補助記憶装置から出力される基準位置を示す信号により
クリアされ、前記補助記憶装置から情報単位毎に出力さ
れるクロック１４号のパルスヲカウントするカラ／りと
、 該カウンタが出力するカウント値によシアトレシングさ
れ、制御部に対する各種コマンドデータが格納されたＦ
ＲＯＭと、 該Ｐｉｔ、ＯＭから出力されたコマンドデータをラッチ
し、前記クロック信号によシ、夫々対応する信号線を介
して前記制御部へ出力するレジスタとから成る補助記憶
装置のタイミング制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117680A JPS599765A (ja) | 1982-07-08 | 1982-07-08 | 補助記憶装置のタイミング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117680A JPS599765A (ja) | 1982-07-08 | 1982-07-08 | 補助記憶装置のタイミング制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS599765A true JPS599765A (ja) | 1984-01-19 |
Family
ID=14717622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117680A Pending JPS599765A (ja) | 1982-07-08 | 1982-07-08 | 補助記憶装置のタイミング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599765A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09319457A (ja) * | 1996-05-28 | 1997-12-12 | Saitama Nippon Denki Kk | タイミング信号生成回路 |
| JP2005011129A (ja) * | 2003-06-20 | 2005-01-13 | Fujitsu Ltd | インタフェース回路、電子装置及び媒体記憶装置 |
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175035A (ja) * | 1982-04-06 | 1983-10-14 | Fuji Xerox Co Ltd | タイミング発生回路 |
-
1982
- 1982-07-08 JP JP57117680A patent/JPS599765A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175035A (ja) * | 1982-04-06 | 1983-10-14 | Fuji Xerox Co Ltd | タイミング発生回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09319457A (ja) * | 1996-05-28 | 1997-12-12 | Saitama Nippon Denki Kk | タイミング信号生成回路 |
| US6934674B1 (en) | 1999-09-24 | 2005-08-23 | Mentor Graphics Corporation | Clock generation and distribution in an emulation system |
| JP2005011129A (ja) * | 2003-06-20 | 2005-01-13 | Fujitsu Ltd | インタフェース回路、電子装置及び媒体記憶装置 |
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