JPH09319457A - タイミング信号生成回路 - Google Patents
タイミング信号生成回路Info
- Publication number
- JPH09319457A JPH09319457A JP8133391A JP13339196A JPH09319457A JP H09319457 A JPH09319457 A JP H09319457A JP 8133391 A JP8133391 A JP 8133391A JP 13339196 A JP13339196 A JP 13339196A JP H09319457 A JPH09319457 A JP H09319457A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- address
- stage
- data
- signal generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims abstract description 20
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 5
- 101150065817 ROM2 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】
【課題】 タイミング信号の変更が容易に行えるＲＯＭ
によるタイミング信号生成回路を提供する 【解決手段】 ２段目ＲＯＭ３に複数個のモジュール化
されたデータパターンを書き込み、１段目ＲＯＭ２にラ
ンダムに繰り返すデータパターン（２段目ＲＯＭ３）へ
のアドレスを書き込み、クロックパルスａとそれに同期
したフレームパルスｂでカウンタ１を制御し、カウンタ
１の出力ｃ０〜ｃ３を１段目ＲＯＭ２のアドレスに入力
し、１段目ＲＯＭ２からのデータ出力ｄ０〜ｄ２を、更
に２段目ＲＯＭ３のアドレスに入力し、２段目ＲＯＭ３
から各種タイミング信号を出力する。
によるタイミング信号生成回路を提供する 【解決手段】 ２段目ＲＯＭ３に複数個のモジュール化
されたデータパターンを書き込み、１段目ＲＯＭ２にラ
ンダムに繰り返すデータパターン（２段目ＲＯＭ３）へ
のアドレスを書き込み、クロックパルスａとそれに同期
したフレームパルスｂでカウンタ１を制御し、カウンタ
１の出力ｃ０〜ｃ３を１段目ＲＯＭ２のアドレスに入力
し、１段目ＲＯＭ２からのデータ出力ｄ０〜ｄ２を、更
に２段目ＲＯＭ３のアドレスに入力し、２段目ＲＯＭ３
から各種タイミング信号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、各種タイミング信
号を生成するＲＯＭによるタイミング信号生成回路に関
する。
号を生成するＲＯＭによるタイミング信号生成回路に関
する。
【０００２】
【従来の技術】従来のＲＯＭによる各種タイミング信号
生成回路について、図５、図６を用いて説明する。図５
において、カウンタ４はクロックパルスｆをカウント
し、一定周期のフレームパルスｇによりリセットされ
る。このためカウンタ４のカウント出力は、図６に示す
“ＲＯＭ５のデータ”の１フレーム分のアドレスを繰り
返す。図５中のＲＯＭ５には、図６の“ＲＯＭ５のデー
タ”に示すように、複数個のタイミング信号のデータパ
ターン（ＩＤＬ、制御１，２，３）がランダムに書き込
まれており、カウンタ４から入力されるアドレスによ
り、タイミング信号が順次出力される。
生成回路について、図５、図６を用いて説明する。図５
において、カウンタ４はクロックパルスｆをカウント
し、一定周期のフレームパルスｇによりリセットされ
る。このためカウンタ４のカウント出力は、図６に示す
“ＲＯＭ５のデータ”の１フレーム分のアドレスを繰り
返す。図５中のＲＯＭ５には、図６の“ＲＯＭ５のデー
タ”に示すように、複数個のタイミング信号のデータパ
ターン（ＩＤＬ、制御１，２，３）がランダムに書き込
まれており、カウンタ４から入力されるアドレスによ
り、タイミング信号が順次出力される。
【０００３】また、従来技術としてあげられる特開昭５
８−２０８８２９号公報に記載の「タイミング発生回
路」では、ＲＯＭへのアドレス入力にカウンタとＰＬＡ
を組み合わせることで設計の簡単化と設計変更の容易化
を図っている。
８−２０８８２９号公報に記載の「タイミング発生回
路」では、ＲＯＭへのアドレス入力にカウンタとＰＬＡ
を組み合わせることで設計の簡単化と設計変更の容易化
を図っている。
【０００４】
【発明が解決しようとする課題】上述した従来のＲＯＭ
による各種タイミング信号生成回路では、ＲＯＭに書き
込まれるデータが、同一のタイミング信号を発生するデ
ータパターンを複数個書き込んでいる場合、タイミング
信号を変更する際に、複数個ある同一のデータパターン
を全て書き換えなければならない。このため、タイミン
グ信号の変更が容易に行えないという欠点があった。
による各種タイミング信号生成回路では、ＲＯＭに書き
込まれるデータが、同一のタイミング信号を発生するデ
ータパターンを複数個書き込んでいる場合、タイミング
信号を変更する際に、複数個ある同一のデータパターン
を全て書き換えなければならない。このため、タイミン
グ信号の変更が容易に行えないという欠点があった。
【０００５】本発明の目的は、タイミング信号の変更が
容易に行えるＲＯＭによるタイミング信号生成回路を提
供することにある。
容易に行えるＲＯＭによるタイミング信号生成回路を提
供することにある。
【０００６】
【課題を解決するための手段】本発明は、クロックパル
スとそれに同期したフレームパルスでカウンタを制御
し、カウンタの出力をＲＯＭのアドレスに入力すること
により得られるデータ出力で各種タイミング信号を生成
する回路において、１段目ＲＯＭからのデータ出力を、
更に２段目ＲＯＭのアドレスに入力し、２段目ＲＯＭに
複数個のモジュール化されたデータパターンを書き込
み、１段目ＲＯＭにランダムに繰り返すデータパターン
（２段目ＲＯＭ）へのアドレスを書き込むことにより、
各種タイミング信号の変更を容易に行えることを特徴と
している。
スとそれに同期したフレームパルスでカウンタを制御
し、カウンタの出力をＲＯＭのアドレスに入力すること
により得られるデータ出力で各種タイミング信号を生成
する回路において、１段目ＲＯＭからのデータ出力を、
更に２段目ＲＯＭのアドレスに入力し、２段目ＲＯＭに
複数個のモジュール化されたデータパターンを書き込
み、１段目ＲＯＭにランダムに繰り返すデータパターン
（２段目ＲＯＭ）へのアドレスを書き込むことにより、
各種タイミング信号の変更を容易に行えることを特徴と
している。
【０００７】本発明は、２段目ＲＯＭには複数個のモジ
ュール化されたデータパターンを、１段目ＲＯＭにはラ
ンダムに繰り返すデータパターン（２段目ＲＯＭ）への
アドレスを書き込むことにより、２段目ＲＯＭのデータ
パターンを１つ変更するだけで、繰り返し出力される各
種タイミング信号の変更を容易に行うことができる。
ュール化されたデータパターンを、１段目ＲＯＭにはラ
ンダムに繰り返すデータパターン（２段目ＲＯＭ）への
アドレスを書き込むことにより、２段目ＲＯＭのデータ
パターンを１つ変更するだけで、繰り返し出力される各
種タイミング信号の変更を容易に行うことができる。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【０００９】図１は、本発明のＲＯＭによる各種タイミ
ング信号生成回路の一実施例を示すブロック図である。
図１のタイミング信号生成回路は、カウンタ１と１段目
ＲＯＭ２と２段目ＲＯＭ３により構成されている。カウ
ンタ１はクロックパルスａをカウントし、一定周期のフ
レームパルスｂによりリセットされる。このためカウン
タ１のカウント値“ｃ０〜ｃ３”は、図２に示す“１段
目ＲＯＭ２のデータ”の１フレーム分のアドレス範囲を
繰り返す。図３および図４中のカウンタ出力“ｃ０〜ｃ
３”を見ると、「０〜１５」を１フレームとして繰り返
し出力していることがわかる。図１中の１段目ＲＯＭ２
のデータは、図２の“１段目ＲＯＭ２のデータ”で示す
ように“２段目ＲＯＭ３のデータ”へのアドレスが書き
込まれており、“ＩＤＬアドレス”には２段目ＲＯＭ３
の“ＩＤＬタイミング”へのアドレスが、“制御１アド
レス”、“制御２アドレス”、“制御３アドレス”も同
様に２段目ＲＯＭ３へのアドレスが書き込まれている。
また、図２の“１段目ＲＯＭ２のデータ”に示すよう
に、“ＩＤＬアドレス”などは複数個書き込まれてい
る。図３および図４中の１段目ＲＯＭ２出力“ｄ０〜ｄ
２”を見ると、図２中の“ＩＤＬアドレス”には「６，
７」が、“制御１アドレス”には「０，１」が、“制御
２アドレス”には「２，３」が、“制御３アドレス”に
は「４，５」が出力されることがわかる。図１中の２段
目ＲＯＭ３には、図２の“２段目ＲＯＭ３のデータ”に
示すように、モジュール化された各種タイミング信号生
成データが書き込まれている。図３および図４中の２段
目ＲＯＭ３出力“ｅ０〜ｅ２”に各種タイミング信号が
示されている。
ング信号生成回路の一実施例を示すブロック図である。
図１のタイミング信号生成回路は、カウンタ１と１段目
ＲＯＭ２と２段目ＲＯＭ３により構成されている。カウ
ンタ１はクロックパルスａをカウントし、一定周期のフ
レームパルスｂによりリセットされる。このためカウン
タ１のカウント値“ｃ０〜ｃ３”は、図２に示す“１段
目ＲＯＭ２のデータ”の１フレーム分のアドレス範囲を
繰り返す。図３および図４中のカウンタ出力“ｃ０〜ｃ
３”を見ると、「０〜１５」を１フレームとして繰り返
し出力していることがわかる。図１中の１段目ＲＯＭ２
のデータは、図２の“１段目ＲＯＭ２のデータ”で示す
ように“２段目ＲＯＭ３のデータ”へのアドレスが書き
込まれており、“ＩＤＬアドレス”には２段目ＲＯＭ３
の“ＩＤＬタイミング”へのアドレスが、“制御１アド
レス”、“制御２アドレス”、“制御３アドレス”も同
様に２段目ＲＯＭ３へのアドレスが書き込まれている。
また、図２の“１段目ＲＯＭ２のデータ”に示すよう
に、“ＩＤＬアドレス”などは複数個書き込まれてい
る。図３および図４中の１段目ＲＯＭ２出力“ｄ０〜ｄ
２”を見ると、図２中の“ＩＤＬアドレス”には「６，
７」が、“制御１アドレス”には「０，１」が、“制御
２アドレス”には「２，３」が、“制御３アドレス”に
は「４，５」が出力されることがわかる。図１中の２段
目ＲＯＭ３には、図２の“２段目ＲＯＭ３のデータ”に
示すように、モジュール化された各種タイミング信号生
成データが書き込まれている。図３および図４中の２段
目ＲＯＭ３出力“ｅ０〜ｅ２”に各種タイミング信号が
示されている。
【００１０】次に、図１〜図４を参照して動作を説明す
る。図１において、カウンタ１の出力は、１段目ＲＯＭ
２のアドレスに入力される。カウンタ１の出力は、図３
および図４のカウンタ１出力“ｃ０〜ｃ３”に示すよう
に、「０〜１５」までを繰り返し出力する。１段目ＲＯ
Ｍ２のデータは、図２の“１段目ＲＯＭ２のデータ”に
示すように２段目ＲＯＭ３へのアドレスが書き込まれて
おり、カウンタ１から入力されるアドレスにより２段目
ＲＯＭ３へのアドレスを出力する。１段目ＲＯＭ２の出
力は、図３および図４の１段目ＲＯＭ２出力“ｄ０〜ｄ
２”に示すように、ＩＤＬタイミングのアドレスは
「６，７」が、制御１タイミングのアドレスは「０，
１」が、制御２タイミングのアドレスは「２，３」が、
制御３タイミングのアドレスは「４，５」が出力され
る。２段目ＲＯＭ３のデータは、図２の“２段目ＲＯＭ
３のデータ”に示すように、モジュール化された各種タ
イミング信号生成データが書き込まれており、１段目Ｒ
ＯＭ２から入力されるアドレスで各種タイミング信号を
出力することにより、クロックパルスａおよびフレーム
パルスｂに同期した各種タイミング信号が得られる。各
種タイミング信号は、図３および図４の２段目ＲＯＭ３
出力“ｅ０〜ｅ２”に示すようなデータになる。図２の
“１段目ＲＯＭ２のデータ”に着目すると、“ＩＤＬア
ドレス”は複数回書き込まれているため、１フレーム中
に複数回、２段目ＲＯＭ３の“ＩＤＬタイミング”への
アドレスを出力することになる。図３および図４を見て
もわかるように、ＩＤＬタイミングのアドレス「６，
７」は、カウンタ１出力が「１，５，９，１３」の４回
出力される。
る。図１において、カウンタ１の出力は、１段目ＲＯＭ
２のアドレスに入力される。カウンタ１の出力は、図３
および図４のカウンタ１出力“ｃ０〜ｃ３”に示すよう
に、「０〜１５」までを繰り返し出力する。１段目ＲＯ
Ｍ２のデータは、図２の“１段目ＲＯＭ２のデータ”に
示すように２段目ＲＯＭ３へのアドレスが書き込まれて
おり、カウンタ１から入力されるアドレスにより２段目
ＲＯＭ３へのアドレスを出力する。１段目ＲＯＭ２の出
力は、図３および図４の１段目ＲＯＭ２出力“ｄ０〜ｄ
２”に示すように、ＩＤＬタイミングのアドレスは
「６，７」が、制御１タイミングのアドレスは「０，
１」が、制御２タイミングのアドレスは「２，３」が、
制御３タイミングのアドレスは「４，５」が出力され
る。２段目ＲＯＭ３のデータは、図２の“２段目ＲＯＭ
３のデータ”に示すように、モジュール化された各種タ
イミング信号生成データが書き込まれており、１段目Ｒ
ＯＭ２から入力されるアドレスで各種タイミング信号を
出力することにより、クロックパルスａおよびフレーム
パルスｂに同期した各種タイミング信号が得られる。各
種タイミング信号は、図３および図４の２段目ＲＯＭ３
出力“ｅ０〜ｅ２”に示すようなデータになる。図２の
“１段目ＲＯＭ２のデータ”に着目すると、“ＩＤＬア
ドレス”は複数回書き込まれているため、１フレーム中
に複数回、２段目ＲＯＭ３の“ＩＤＬタイミング”への
アドレスを出力することになる。図３および図４を見て
もわかるように、ＩＤＬタイミングのアドレス「６，
７」は、カウンタ１出力が「１，５，９，１３」の４回
出力される。
【００１１】ここで“ＩＤＬ”のタイミング信号を変更
する必要が生じたとき、例えばＩＤＬタイミングの信号
を全て“０”に変更するときは、２段目ＲＯＭ３のアド
レス７のｅ１出力のデータを“０”に変更すれば、カウ
ンタ１出力「１，５，８，１３」で４回繰り返し出力さ
れる“ＩＤＬ”のタイミング信号を全て“０”に変更す
ることができる。
する必要が生じたとき、例えばＩＤＬタイミングの信号
を全て“０”に変更するときは、２段目ＲＯＭ３のアド
レス７のｅ１出力のデータを“０”に変更すれば、カウ
ンタ１出力「１，５，８，１３」で４回繰り返し出力さ
れる“ＩＤＬ”のタイミング信号を全て“０”に変更す
ることができる。
【００１２】
【発明の効果】以上説明したように本発明は、２段目Ｒ
ＯＭには複数個のモジュール化されたデータパターン
を、１段目ＲＯＭにはランダムに繰り返すデータパター
ンへのアドレスを書き込むことにより、２段目ＲＯＭの
データパターンを１つ変更するだけで、繰り返し出力さ
れる各種タイミング信号の変更を容易に行うことができ
る。
ＯＭには複数個のモジュール化されたデータパターン
を、１段目ＲＯＭにはランダムに繰り返すデータパター
ンへのアドレスを書き込むことにより、２段目ＲＯＭの
データパターンを１つ変更するだけで、繰り返し出力さ
れる各種タイミング信号の変更を容易に行うことができ
る。
【図１】本発明のタイミング信号生成回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１中の１段目ＲＯＭ２および２段目ＲＯＭ３
のデータを示すメモリマップである。
のデータを示すメモリマップである。
【図３】図１中のカウンタ１、１段目ＲＯＭ２および２
段目ＲＯＭ３の出力データを示す図である。
段目ＲＯＭ３の出力データを示す図である。
【図４】図１中の各種信号のタイミングチャートであ
る。
る。
【図５】従来のタイミング信号生成回路を示すブロック
図である。
図である。
【図６】図５中のＲＯＭ５のデータを示すメモリマップ
である。
である。
１，４ カウンタ ２，３，５ ＲＯＭ ａ，ｆ クロックパルス ｂ，ｇ フレームパルス ｃ０〜ｃ３ カウンタ１の出力 ｄ０〜ｄ２ １段目ＲＯＭ２の出力 ｅ０〜ｅ２ ２段目ＲＯＭ３の出力
Claims (4)
- 【請求項１】各種タイミング信号を生成するタイミング
信号生成回路において、 アドレスを入力し、データパターンへのアドレスを出力
する１段目ＲＯＭと、 複数個のモジュール化されたデータパターンが書き込こ
まれ、１段目ＲＯＭからのアドレスを入力する２段目Ｒ
ＯＭとを備え、 ２段目ＲＯＭのデータパターンを変更するだけで各種タ
イミング信号の変更を行うことを特徴とするタイミング
信号生成回路。 - 【請求項２】クロックパルスとクロックパルスに同期し
たフレームパルスでカウンタを制御し、カウンタの出力
をＲＯＭのアドレスに入力することにより得られるデー
タ出力で各種タイミング信号を生成するタイミング信号
生成回路において、 １段目である前記ＲＯＭからのデータ出力を、更に２段
目ＲＯＭのアドレスに入力し、２段目ＲＯＭには複数個
のモジュール化されたデータパターンを、１段目ＲＯＭ
にはランダムに繰り返す前記データパターンへのアドレ
スを書き込むことにより、各種タイミング信号の変更を
容易に行うことを特徴とするタイミング信号生成回路。 - 【請求項３】クロックパルスをカウントし、一定周期の
フレームパルスによりリセットされ、１フレーム分のア
ドレス範囲を繰り返するカウンタと、 カウンタから入力されるアドレスにより、ランダムに繰
り返すデータパターンへのアドレスを出力する１段目Ｒ
ＯＭと、 モジュール化された前記パターンデータが書き込まれ、
１段目ＲＯＭから入力されるアドレスにより各種タイミ
ング信号を出力する２段目ＲＯＭと、を備えることを特
徴とするタイミング信号生成回路。 - 【請求項４】クロックパルスとクロックパルスに同期し
たフレームパルスでカウンタを制御し、カウンタの出力
をＲＯＭのアドレスに入力することにより得られるデー
タ出力で各種タイミング信号を生成するタイミング信号
生成方法において、 １段目である前記ＲＯＭからのデータ出力を、更に２段
目ＲＯＭのアドレスに入力し、２段目ＲＯＭに複数個の
モジュール化されたデータパターンを書き込み、１段目
ＲＯＭにランダムに繰り返す前記データパターンへのア
ドレスを書き込むことにより、２段目ＲＯＭのデータパ
ターンを変更するだけで繰り返し出力される各種タイミ
ング信号の変更を容易に行うことを特徴とするタイミン
グ信号生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133391A JPH09319457A (ja) | 1996-05-28 | 1996-05-28 | タイミング信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133391A JPH09319457A (ja) | 1996-05-28 | 1996-05-28 | タイミング信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09319457A true JPH09319457A (ja) | 1997-12-12 |
Family
ID=15103656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8133391A Pending JPH09319457A (ja) | 1996-05-28 | 1996-05-28 | タイミング信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09319457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011129A (ja) * | 2003-06-20 | 2005-01-13 | Fujitsu Ltd | インタフェース回路、電子装置及び媒体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141733A (en) * | 1980-12-15 | 1982-09-02 | Burroughs Corp | Programmable timing pulse generator |
| JPS599765A (ja) * | 1982-07-08 | 1984-01-19 | Toshiba Corp | 補助記憶装置のタイミング制御回路 |
-
1996
- 1996-05-28 JP JP8133391A patent/JPH09319457A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141733A (en) * | 1980-12-15 | 1982-09-02 | Burroughs Corp | Programmable timing pulse generator |
| JPS599765A (ja) * | 1982-07-08 | 1984-01-19 | Toshiba Corp | 補助記憶装置のタイミング制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011129A (ja) * | 2003-06-20 | 2005-01-13 | Fujitsu Ltd | インタフェース回路、電子装置及び媒体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09319457A (ja) | タイミング信号生成回路 | |
| JPH03196188A (ja) | 情報処理装置の表示方式 | |
| JP3211238B2 (ja) | 画像データ時間軸変換回路 | |
| JPH07264395A (ja) | 画像縮小装置 | |
| JP3190781B2 (ja) | 半導体メモリ | |
| KR950004267A (ko) | 선형필터처리된 복합신호의 발생장치 및 발생방법 | |
| JPH08330914A (ja) | 波形発生器 | |
| JPH11150459A (ja) | パルス出力回路 | |
| JP3105584B2 (ja) | シリアル・パラレル信号変換回路 | |
| JP3106731B2 (ja) | 速度パルス生成回路 | |
| JP2534487B2 (ja) | パルス発生回路 | |
| JP2590997B2 (ja) | 音声合成装置 | |
| JP2970711B2 (ja) | タイムスロット入れ替え回路方式 | |
| JP2853203B2 (ja) | 音声信号遅延装置 | |
| JPH06109812A (ja) | タイミング発生装置 | |
| JPS62239723A (ja) | パルス発生装置 | |
| JPH05325582A (ja) | Ｐ−ｒｏｍ内蔵型半導体装置のデータ入出力方法 | |
| JPH09130255A (ja) | パルス生成回路 | |
| JPH04330490A (ja) | 画像表示装置 | |
| JPS62186609A (ja) | 信号発生回路 | |
| JPH07105080A (ja) | 半導体集積回路 | |
| JPH0846485A (ja) | ディジタルフィルタ | |
| JPH02255956A (ja) | 罫線パターン発生回路 | |
| JPH03278393A (ja) | 半導体記憶装置 | |
| JPH01231563A (ja) | ２周波信号発生回路 |