JPS5998364A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5998364A JPS5998364A JP57209021A JP20902182A JPS5998364A JP S5998364 A JPS5998364 A JP S5998364A JP 57209021 A JP57209021 A JP 57209021A JP 20902182 A JP20902182 A JP 20902182A JP S5998364 A JPS5998364 A JP S5998364A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- read
- program
- memory
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Debugging And Monitoring (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は読出し専用メモリ（Ｐ−ＲＯＭ）と同一条件で
書込みを行なうことができる半導体メモリ装置に関する
。
書込みを行なうことができる半導体メモリ装置に関する
。
従来、たとえばマイクロコンピュータを用いてプログラ
ムの開発を行なう場合、次の（１）〜（６）の手順を順
次に行なうようにしている。
ムの開発を行なう場合、次の（１）〜（６）の手順を順
次に行なうようにしている。
（１）フローチャートの作成
（２）アセンブラ言語でのコーディング（３）アセンブ
ラ言語をマシンワードに翻訳（４）開発したマシンワー
ドのプログラムを対象トスルマイクロコンピュータのメ
モリへロード （５）プログラムの実行 （６）−１’ログラムのデバッグ そして以降手順（５） 、 （６＞を交互に繰り返して
プログラムを完成させるようにしている。
ラ言語をマシンワードに翻訳（４）開発したマシンワー
ドのプログラムを対象トスルマイクロコンピュータのメ
モリへロード （５）プログラムの実行 （６）−１’ログラムのデバッグ そして以降手順（５） 、 （６＞を交互に繰り返して
プログラムを完成させるようにしている。
ところで上記手順（４） （５） （６）において、プ
ログラムを対象とするマイクロコンピュータのメモリで
実行する手法としては、−母プログラムをＰ−ＲＯＭに
書き込んで該Ｐ−ＲＯＭを対象とするマイクロコンピュ
ータに実装し、Ｐ−ＲＯＭの内容を読出し書込みメモリ
（ＲＡＭ）へ転送した後に、該ＲＡＭ上で実行するもの
がある。しかしながらこのようなものではＰ−ＲＯＭの
内容の修正を行なう場合、消去器で消去を行なった後に
再書込みを行なう必要があり極めてめんどうであった。
ログラムを対象とするマイクロコンピュータのメモリで
実行する手法としては、−母プログラムをＰ−ＲＯＭに
書き込んで該Ｐ−ＲＯＭを対象とするマイクロコンピュ
ータに実装し、Ｐ−ＲＯＭの内容を読出し書込みメモリ
（ＲＡＭ）へ転送した後に、該ＲＡＭ上で実行するもの
がある。しかしながらこのようなものではＰ−ＲＯＭの
内容の修正を行なう場合、消去器で消去を行なった後に
再書込みを行なう必要があり極めてめんどうであった。
またＰ−ＲＯＭとＲＡＭとを２重に設ける必要がありメ
モリーエリアを２重に必要とし、合理的でない。
モリーエリアを２重に必要とし、合理的でない。
またＰ−ＲＯＭを用いない手法として適宜なインターフ
ェイスを介して対象とするマイクロコンピュータのＲＡ
Ｍへ外部から直接７″四グラムを転送するものもある。
ェイスを介して対象とするマイクロコンピュータのＲＡ
Ｍへ外部から直接７″四グラムを転送するものもある。
そしてＲＡＭでプログラムのデパックを行なった後に、
完成したプログラムをＰ−ＲＯＭに書込んで実装する。
完成したプログラムをＰ−ＲＯＭに書込んで実装する。
しかしながらこのようなものでは外部からデータを対象
とするマイクロコンピータヘ転送するためのインターフ
ェイスを必要とし、コストが高価になる。
とするマイクロコンピータヘ転送するためのインターフ
ェイスを必要とし、コストが高価になる。
さらに他の手法としてエミーレーターを用いることも考
えられる。このようなエミーレータを用いれば余分なＲ
ＡＭも不用であり、インターフェースの必要もないが、
エミーレータ装置自体のコストが高価な欠点があった。
えられる。このようなエミーレータを用いれば余分なＲ
ＡＭも不用であり、インターフェースの必要もないが、
エミーレータ装置自体のコストが高価な欠点があった。
本発明は上記の事情に鑑みてなされたものでＰ−ＲＯＭ
書込器によって任意にプログラムの書込みを行なえかつ
その内容を保持することができる半導体メモリ装置を提
供することを目的とするものである。
書込器によって任意にプログラムの書込みを行なえかつ
その内容を保持することができる半導体メモリ装置を提
供することを目的とするものである。
すなわち本発明は、Ｐ−ＲＯＭに対して機械的、電気的
に等しい接続部を有しかつＰ−ＲＯＭ書込器（Ｐ−ＲＯ
Ｍライタ）によってＰ−ＲＯＭと同様の手法でプログラ
ムの書込みを行なえ、かつこの内容を保持するパックア
ッグ電源を有することを特徴とするものである。
に等しい接続部を有しかつＰ−ＲＯＭ書込器（Ｐ−ＲＯ
Ｍライタ）によってＰ−ＲＯＭと同様の手法でプログラ
ムの書込みを行なえ、かつこの内容を保持するパックア
ッグ電源を有することを特徴とするものである。
以下本発明の一実施例を第１図に示す回路図を参照して
詳細に説明する。なおこの実施例ではＰ−ＲＯＭ ＴＭ
Ｍ３２３ Ｄ （型名、東京芝浦電気株式会社）を０Ｍ
Ｏ８型のＲＡＭ ＴＣ５ｓ １６ （型名、東京芝浦電
気株式会社）によって置き換えるものについて説明する
。
詳細に説明する。なおこの実施例ではＰ−ＲＯＭ ＴＭ
Ｍ３２３ Ｄ （型名、東京芝浦電気株式会社）を０Ｍ
Ｏ８型のＲＡＭ ＴＣ５ｓ １６ （型名、東京芝浦電
気株式会社）によって置き換えるものについて説明する
。
第１図において、１はソケットで上記Ｐ−ＲＯＭの各ピ
ンと機械的に等価な構造を有する。そして２は上記０Ｍ
Ｏ８型のＲＡＭである。そして、上記ソケットの各デー
タピンＤＡＴＡ ｏ〜ＤＡＴＡ 、をＲＡＭ ２の各デ
ータビンＤＡＴＡ ｏ ＮＤＡＴＡ ７に接続している
。またソケット１の各アドレスピンＡＤＤ ｏＮＡＤＤ
１． をＲＡＭ ２の各アドレスピンＡＤＤ。
ンと機械的に等価な構造を有する。そして２は上記０Ｍ
Ｏ８型のＲＡＭである。そして、上記ソケットの各デー
タピンＤＡＴＡ ｏ〜ＤＡＴＡ 、をＲＡＭ ２の各デ
ータビンＤＡＴＡ ｏ ＮＤＡＴＡ ７に接続している
。またソケット１の各アドレスピンＡＤＤ ｏＮＡＤＤ
１． をＲＡＭ ２の各アドレスピンＡＤＤ。
〜ＡＤＤ１ｏに接続している。そしてソケット１のＶｃ
ｃピン（２４番）をダイオード３を順方向に介してＲＡ
Ｍ ２のｖＤＤに接続し、かつこのｖＤＤにダイオード
４を順方向に介してバックアップ用の電源５を接続して
ｂる。そしてソケット１のＣＳピン（２０番）を第１の
ＡＮＤダート６の一方の入力、第１のインバータ７およ
びＥＸ−ＯＲダート８の一方の入力へそれぞれ接続して
いる。−そしてソケット１のｖｐ、ピン（２１番）を第
１の読出し・プログラム切換スイッチ９の読出し側固定
接点に接続している。そして上記第１のインバータ７の
出力を上記切換スイッチ９のプログラム側固定接点に接
続している。そしてこの切換スイッチ９の可動接点をＲ
ＡＭ ２のＲ，’ｖ（２１番）に接続している。そして
ピン１のＰＲＧビン（１８番）をＥＸ−ＯＲＢの他方の
入力および第２のＡＮＤダート１０の一方の入力へ与え
る。そして第２の続出し−プログラム切換スイッチ１１
のプログラム側固定接点を基準電位に接続し、読出し側
固定接点をＲＡＭ ２のｖＤＤに接続し、かつ可動接点
を抵抗１２を介してＭｌ、第２のＡＮＤダート６．１０
の他方の入力、および第２のインバータ１３を介して第
３のＡＮＤ ｒ −） Ｊ ４の一方の入力へ与える。
ｃピン（２４番）をダイオード３を順方向に介してＲＡ
Ｍ ２のｖＤＤに接続し、かつこのｖＤＤにダイオード
４を順方向に介してバックアップ用の電源５を接続して
ｂる。そしてソケット１のＣＳピン（２０番）を第１の
ＡＮＤダート６の一方の入力、第１のインバータ７およ
びＥＸ−ＯＲダート８の一方の入力へそれぞれ接続して
いる。−そしてソケット１のｖｐ、ピン（２１番）を第
１の読出し・プログラム切換スイッチ９の読出し側固定
接点に接続している。そして上記第１のインバータ７の
出力を上記切換スイッチ９のプログラム側固定接点に接
続している。そしてこの切換スイッチ９の可動接点をＲ
ＡＭ ２のＲ，’ｖ（２１番）に接続している。そして
ピン１のＰＲＧビン（１８番）をＥＸ−ＯＲＢの他方の
入力および第２のＡＮＤダート１０の一方の入力へ与え
る。そして第２の続出し−プログラム切換スイッチ１１
のプログラム側固定接点を基準電位に接続し、読出し側
固定接点をＲＡＭ ２のｖＤＤに接続し、かつ可動接点
を抵抗１２を介してＭｌ、第２のＡＮＤダート６．１０
の他方の入力、および第２のインバータ１３を介して第
３のＡＮＤ ｒ −） Ｊ ４の一方の入力へ与える。
そしてソケット１のｖｃａピン（２４番）を第３のイン
バータ１５を介して第１のＯＲダート１６の一方の入力
へ与え、このＯＲゲート１６の他方の入力へ第１の瓜ダ
ート６の出力を与える。
バータ１５を介して第１のＯＲダート１６の一方の入力
へ与え、このＯＲゲート１６の他方の入力へ第１の瓜ダ
ート６の出力を与える。
そしてこの第１のＯＲゲート１６の出力をＲＡＭ２のＣ
Ｅ２へ与える。なお、ＲＡＭ ２のｖＤＤとＣＥ、？と
の間に抵抗１７を介挿している。そして第２のＡＮＤｒ
−ト１０の出力を第２の０Ｒｒ−ト１Ｂの一方の入力へ
与える。そしてＥＸ−ＯＲゲート８の出力を第３のＡＮ
Ｄダート１４の他方の入力へ与えこの第３の椰ダート１
４の出力を上記第２の０ＲＰ−ト１Ｂの他方の入力へ与
える。
Ｅ２へ与える。なお、ＲＡＭ ２のｖＤＤとＣＥ、？と
の間に抵抗１７を介挿している。そして第２のＡＮＤｒ
−ト１０の出力を第２の０Ｒｒ−ト１Ｂの一方の入力へ
与える。そしてＥＸ−ＯＲゲート８の出力を第３のＡＮ
Ｄダート１４の他方の入力へ与えこの第３の椰ダート１
４の出力を上記第２の０ＲＰ−ト１Ｂの他方の入力へ与
える。
そして第２の０Ｒ）ｆ−ト１Ｂの出力をＲＡＭ ２のＣ
ＥＪ （１８番）へ与えるようにしている。
ＥＪ （１８番）へ与えるようにしている。
第２図は第１図に示す回路の組立て状態を示す斜視図で
ソケット１のピンを延長して基板１９に取着し、この基
板１９にＲＡＭ ２ 、バックアップ用の電源５、切換
スイッチ９，１１、各ダート回路、インバーター回路を
構成する集積回路素子２０を装着している。
ソケット１のピンを延長して基板１９に取着し、この基
板１９にＲＡＭ ２ 、バックアップ用の電源５、切換
スイッチ９，１１、各ダート回路、インバーター回路を
構成する集積回路素子２０を装着している。
このような構成であれば、Ｐ−ＲＯＭの書込み時には第
３図に示すように各信号が与えられる。
３図に示すように各信号が与えられる。
すなわちアドレスデータＡｄｄが与えられた後にＣＳが
“Ｈ”となル一定時間幅でＰＧＭがＨ”となる。なお■
ｐｐには２５Ｖを印加しておく。
“Ｈ”となル一定時間幅でＰＧＭがＨ”となる。なお■
ｐｐには２５Ｖを印加しておく。
そして上記ＰＧＭが°゛Ｈ″Ｈ″レベル中に与えられる
データＤ１Ｎを書込むようにしている。
データＤ１Ｎを書込むようにしている。
一方第４図はＣ−ＭＯＳ ＲＡＭの書込み時の各信号を
示すものでアドレスデータＡｄｄが与えられた後にＲ２
〆ＷをＬ’として書込みを指定する。そして、ＣＥ２を
”Ｌ”に保持したままＣＥＩが６Ｌ″になった期間のデ
ータＤＩＮを書込むようにしている。
示すものでアドレスデータＡｄｄが与えられた後にＲ２
〆ＷをＬ’として書込みを指定する。そして、ＣＥ２を
”Ｌ”に保持したままＣＥＩが６Ｌ″になった期間のデ
ータＤＩＮを書込むようにしている。
したがって、令書込みを行なうものとすれば第２図に示
す半導体メモリ装置の第１、第２の切換スイッチ９，１
１をプログラム側へ切換えてＰ−ＲＯＭ 書込器のソケ
ットへ装着する。そしてメモリ装置のソケット１へ第３
図に示すような信号を与えると、ＰＧＭが”Ｈ’の期間
には、第１のＡＮＤダートの面入力は″Ｌ＃となシ第１
のＯＲダートの面入力も”Ｌ−とな＃）ＲＡＭ２のＣＥ
２へは″′Ｌルベルの信号が与えられる。また第１のイ
ンバータ７の入力は′Ｈ”であシその出力″Ｌ＃は第１
の切換スイッチ９を介してＲＡＭ２のＲ／Ｗへ与えられ
る。さらに第２のＡＮＤダート１０の入力は′Ｌ＃″Ｈ
″′であ多出力は′Ｌ″となる。またＥＸ−ＯＲダート
８の面入力は“Ｈ＃であ多出力はＩ Ｌ ′となる。し
たがって第３のΔＤｒ−ト１４の入力はＩＨ＃″′Ｌ”
となるので出力は′Ｌ″となる。そして第２のＯＲダー
ト１８の面入力はＬ＃となシその出力”Ｌ”をＲＡＭ
２のＣＥＩへ与える。すなわちＲＡＭ ２ ノＣＥ２は
１Ｌ”、Ｒ／ＷはＬ”、ｃＥｌは＠Ｌ”となるのでデー
タＤＩＮをＲＡＭ ２へ書込むことができる。そしてこ
の状態でメモリ装置をＰ−ＲＯＭ書込み器から取シ外し
てもバックアップ用の電源５によｐ ＲＡＭ ｚの内容
は保持される。
す半導体メモリ装置の第１、第２の切換スイッチ９，１
１をプログラム側へ切換えてＰ−ＲＯＭ 書込器のソケ
ットへ装着する。そしてメモリ装置のソケット１へ第３
図に示すような信号を与えると、ＰＧＭが”Ｈ’の期間
には、第１のＡＮＤダートの面入力は″Ｌ＃となシ第１
のＯＲダートの面入力も”Ｌ−とな＃）ＲＡＭ２のＣＥ
２へは″′Ｌルベルの信号が与えられる。また第１のイ
ンバータ７の入力は′Ｈ”であシその出力″Ｌ＃は第１
の切換スイッチ９を介してＲＡＭ２のＲ／Ｗへ与えられ
る。さらに第２のＡＮＤダート１０の入力は′Ｌ＃″Ｈ
″′であ多出力は′Ｌ″となる。またＥＸ−ＯＲダート
８の面入力は“Ｈ＃であ多出力はＩ Ｌ ′となる。し
たがって第３のΔＤｒ−ト１４の入力はＩＨ＃″′Ｌ”
となるので出力は′Ｌ″となる。そして第２のＯＲダー
ト１８の面入力はＬ＃となシその出力”Ｌ”をＲＡＭ
２のＣＥＩへ与える。すなわちＲＡＭ ２ ノＣＥ２は
１Ｌ”、Ｒ／ＷはＬ”、ｃＥｌは＠Ｌ”となるのでデー
タＤＩＮをＲＡＭ ２へ書込むことができる。そしてこ
の状態でメモリ装置をＰ−ＲＯＭ書込み器から取シ外し
てもバックアップ用の電源５によｐ ＲＡＭ ｚの内容
は保持される。
そしてこのメモリ装置を対象とするマイクロコンピータ
のＲＯＭのソケットに装着する。そして切換スイッチ９
，１１を読出し側へ切換えると、ＲＡＭ ２ （７）
ＣＥ ｘ ヘはＬ”、８７ｗへはＪＰ。
のＲＯＭのソケットに装着する。そして切換スイッチ９
，１１を読出し側へ切換えると、ＲＡＭ ２ （７）
ＣＥ ｘ ヘはＬ”、８７ｗへはＪＰ。
ＣＥＩへは′Ｌ１がそれぞれ与えられプログラムした内
容を読出すことができる。したがって、Ｐ−ＲＯＭ書込
器でプログラムした後に対象とするマイクロコンピュー
タで実行し、これを交互に繰シ返すことによシブバック
作業を短時間に効率よく行なうことができる。そして上
記メモリ装置によるリアルタイムのデパックを完了した
後に、再びＰ−ＲＯＭ書込器に装着して内容を読込み、
ここにＰ−ＲＯＭを装着してプログラムの書込みを行な
えばよい。
容を読出すことができる。したがって、Ｐ−ＲＯＭ書込
器でプログラムした後に対象とするマイクロコンピュー
タで実行し、これを交互に繰シ返すことによシブバック
作業を短時間に効率よく行なうことができる。そして上
記メモリ装置によるリアルタイムのデパックを完了した
後に、再びＰ−ＲＯＭ書込器に装着して内容を読込み、
ここにＰ−ＲＯＭを装着してプログラムの書込みを行な
えばよい。
すなわち、外部に対する接続端であるコネクタ１は機械
的にＰ−ＲＯＭと等価な機構とし、かつ上記コネクタ１
と０ＭＯ８ＷのＲＡＭ ２との間に介挿した論理回路に
よシ、電気的にもＰ−ＲＯＭと等価にしたものである。
的にＰ−ＲＯＭと等価な機構とし、かつ上記コネクタ１
と０ＭＯ８ＷのＲＡＭ ２との間に介挿した論理回路に
よシ、電気的にもＰ−ＲＯＭと等価にしたものである。
以上のように本発明によれば０ＭＯ８型のＲＡＭを機械
的、電気的にＰ−ＲＯＭと等価にしたのでプログラムの
デバッグを短時間に効率よく行なうことができる半導体
メモリ装置を提供することができる。
的、電気的にＰ−ＲＯＭと等価にしたのでプログラムの
デバッグを短時間に効率よく行なうことができる半導体
メモリ装置を提供することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の外観を示す斜視図、第３図はＰ−ＲＯＭの
書込みタイミングを示すタイムチャート、第４図は０Ｍ
Ｏ８型のＲＡＭの読出しタイミングを示すタイムチャー
トである。 １・・・コネクタ、２・・・０ＭＯ８型のＲＡＭ 、
５・・・バックアップ用の電源、６，１０．１４・・・
ＡＮＤダート、１６，１８・・・ＯＲダート、８・・・
ＥＸ−ＯＲダート、７，１３．１５・・・インバータ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 Ｖｐｐ ２１ｐｉｎ ２５Ｖ、Ｄｃ 第４図
上記実施例の外観を示す斜視図、第３図はＰ−ＲＯＭの
書込みタイミングを示すタイムチャート、第４図は０Ｍ
Ｏ８型のＲＡＭの読出しタイミングを示すタイムチャー
トである。 １・・・コネクタ、２・・・０ＭＯ８型のＲＡＭ 、
５・・・バックアップ用の電源、６，１０．１４・・・
ＡＮＤダート、１６，１８・・・ＯＲダート、８・・・
ＥＸ−ＯＲダート、７，１３．１５・・・インバータ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 Ｖｐｐ ２１ｐｉｎ ２５Ｖ、Ｄｃ 第４図
Claims (1)
- 読出し専用メモリと機械的に等価なコネクタと、このコ
ネクタに接続した０ＭＯ８型の読出し書込みメモリと、
上記コネクタと０ＭＯ８型の読出し書込みメモリとの間
に介挿した論理回路と、プログラム側への切換により上
記０ＭＯ８型の読出し書込みメモリを上記コネクタにお
いて書込時の読出し専用メモリに電気的に等価に切換え
かつ読出し側への切換えにより上記０ＭＯ８型の読出し
書込みメモリを上記コネクタにおいて読出し時の読出し
専用メモリに電気的に等価に切換えるように上記論理回
路を制御する読出し、プログラム切換スイッチと、上記
読出し書込みメモリへ電源を供給するバックアップ用の
電源とを具備する半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209021A JPS5998364A (ja) | 1982-11-29 | 1982-11-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57209021A JPS5998364A (ja) | 1982-11-29 | 1982-11-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998364A true JPS5998364A (ja) | 1984-06-06 |
Family
ID=16565950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209021A Pending JPS5998364A (ja) | 1982-11-29 | 1982-11-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629595A (ja) * | 1985-07-08 | 1987-01-17 | Toraitetsuku:Kk | ロム・エミユレ−タ |
| JPH03158938A (ja) * | 1989-11-17 | 1991-07-08 | Tokyo Electric Co Ltd | 電子機器におけるｒｏｍとｒａｍとの切替装置 |
-
1982
- 1982-11-29 JP JP57209021A patent/JPS5998364A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629595A (ja) * | 1985-07-08 | 1987-01-17 | Toraitetsuku:Kk | ロム・エミユレ−タ |
| JPH03158938A (ja) * | 1989-11-17 | 1991-07-08 | Tokyo Electric Co Ltd | 電子機器におけるｒｏｍとｒａｍとの切替装置 |
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