JPS5998389A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS5998389A JPS5998389A JP58195967A JP19596783A JPS5998389A JP S5998389 A JPS5998389 A JP S5998389A JP 58195967 A JP58195967 A JP 58195967A JP 19596783 A JP19596783 A JP 19596783A JP S5998389 A JPS5998389 A JP S5998389A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- pad
- memory cell
- current
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリチップの動作マージンを、電源電圧と
は異なる電源電圧で測定し、動作の安定な半導体メモリ
を得ることができる半導体メモリの構成に関するもので
ある。
は異なる電源電圧で測定し、動作の安定な半導体メモリ
を得ることができる半導体メモリの構成に関するもので
ある。
従来、半導体回路チップの良、不良を見分ける一般的な
手法として、電源電圧を変化させ、電源電圧のどの程度
の範囲で回路チップが正常な動作をし得るか、というい
わゆる電源電圧に対する動。
手法として、電源電圧を変化させ、電源電圧のどの程度
の範囲で回路チップが正常な動作をし得るか、というい
わゆる電源電圧に対する動。
作マージンのを測定することが広く用いられている。例
えば、フリップフロップ型の多数のメモリセルから成る
メモリアレーを有するスタティック型牛導体メモリにお
いて、規定値から所定の値だけ変化させた電源電圧を印
加し、その状態で誤動作を行なうメモリセルが発見され
ればそのメモリチップは動作マージンの低い不良品七見
なして摘出することができる。
えば、フリップフロップ型の多数のメモリセルから成る
メモリアレーを有するスタティック型牛導体メモリにお
いて、規定値から所定の値だけ変化させた電源電圧を印
加し、その状態で誤動作を行なうメモリセルが発見され
ればそのメモリチップは動作マージンの低い不良品七見
なして摘出することができる。
ところが、上記のごとき半導体メモリにおいて何らかの
ノイズ混入等により、すぐに情報が破壊されてしまうよ
うな動作の安定度の低いメモリセルは上記の方法のみで
は有効に発見することができないのが実情であり、パル
ス応答検査などを経て始めて発見される場合が多かった
。
ノイズ混入等により、すぐに情報が破壊されてしまうよ
うな動作の安定度の低いメモリセルは上記の方法のみで
は有効に発見することができないのが実情であり、パル
ス応答検査などを経て始めて発見される場合が多かった
。
本発明の目的は、機能試験の際に、動作安定度を容易に
検査確認する事を可能にする半導体メモリを提供するこ
とにある。
検査確認する事を可能にする半導体メモリを提供するこ
とにある。
本発明は、スタティック型の半導体メモリでは各メモリ
セルに常時流しておく情報保持用の電流の値を変化させ
ることが動作の安定度の判定に有効であることに鑑みて
なされたものである。その特徴とするところは、情報保
持のための電流の値を外部からの信号が与えられないと
きは通常動作に必要な所定の値とし、外部から該信号が
与えられた場合は該信号に応じた値とする手段を設けた
ことである。
セルに常時流しておく情報保持用の電流の値を変化させ
ることが動作の安定度の判定に有効であることに鑑みて
なされたものである。その特徴とするところは、情報保
持のための電流の値を外部からの信号が与えられないと
きは通常動作に必要な所定の値とし、外部から該信号が
与えられた場合は該信号に応じた値とする手段を設けた
ことである。
以下図面により本発明の詳細な説明する。
図面中、メモリセル２０はコレクタとベースとが互いに
交叉接続されたふたつのマルチエミッタトランジスタと
、抵抗とからなるメツリップフロップ回路により構成さ
れている。このようなメモリセルが縦横に配列されてセ
ルアレーをなし、各行ごとに２本のデータ線３１，３２
に接続されている。各データ線は、参照電位発生回路２
３によりベース電位が固定されたトランジスタのエミッ
タに接続されている。一方セルアレーの各行ごとに上側
ワード線２９、下側ワード線３０が設けられ、上側ワー
ド線２９は選択か、非選択か応じて所定の電位にされる
。一方、下側ワード線には電流制限回路３３が接続され
る。内部電源電位発生回路２４の出力する電位信号が電
流制限回路３３のトランジスタのベースに接続されてお
り、このメモリセル行における情報保持用の電流はこの
電位信号により所定の値に制御される。なおセルアレー
中の図示しない他の行にも同様な電流制限回路が設けら
れ、各メモリセル行ごとに情報保持用の電流が制御され
ている。
交叉接続されたふたつのマルチエミッタトランジスタと
、抵抗とからなるメツリップフロップ回路により構成さ
れている。このようなメモリセルが縦横に配列されてセ
ルアレーをなし、各行ごとに２本のデータ線３１，３２
に接続されている。各データ線は、参照電位発生回路２
３によりベース電位が固定されたトランジスタのエミッ
タに接続されている。一方セルアレーの各行ごとに上側
ワード線２９、下側ワード線３０が設けられ、上側ワー
ド線２９は選択か、非選択か応じて所定の電位にされる
。一方、下側ワード線には電流制限回路３３が接続され
る。内部電源電位発生回路２４の出力する電位信号が電
流制限回路３３のトランジスタのベースに接続されてお
り、このメモリセル行における情報保持用の電流はこの
電位信号により所定の値に制御される。なおセルアレー
中の図示しない他の行にも同様な電流制限回路が設けら
れ、各メモリセル行ごとに情報保持用の電流が制御され
ている。
以上の構造により各メモリセルにほぼ均等に情報保持用
の電流が流れ、電源電圧が接続されている限り各ビット
の情報は保たれるようにされている。ところが、何らか
の欠陥により規定の情報保持用の電流が分配されないメ
モリセルなど、不良ビットが確率的に発生するのは製造
上まぬがれ得ない。このような不良ビットの中には、検
査時には正常動作を行ないながら、何らかのノイズ混入
によりその情報が極めて破壊され易いビットなど、製品
検査の上でやっかいな不良も含まれる。このような不良
の摘出に有効なのが情報保持電流を変化させてそれに対
する動作マージンをチェックする方法である。
の電流が流れ、電源電圧が接続されている限り各ビット
の情報は保たれるようにされている。ところが、何らか
の欠陥により規定の情報保持用の電流が分配されないメ
モリセルなど、不良ビットが確率的に発生するのは製造
上まぬがれ得ない。このような不良ビットの中には、検
査時には正常動作を行ないながら、何らかのノイズ混入
によりその情報が極めて破壊され易いビットなど、製品
検査の上でやっかいな不良も含まれる。このような不良
の摘出に有効なのが情報保持電流を変化させてそれに対
する動作マージンをチェックする方法である。
ここで２５．２６は高電位の共通端子、２７は低電位の
共通端子であり、この間にチップ外から電源電圧が印加
される。内部電源電圧発生回路２４は低電位の共通端子
２７との電位差が電源電圧の変動に対して補償されてほ
ぼ一定であるような電位信号を発する。したがって単に
外部電源電圧を変化させたのでは各メモリセルを流れる
情報保持用の電流はほとんど変化せず、・情報保持用の
電流に対するメモリセルの動作余裕度を確認することは
できない。そこで本実施例では、内部電源電位発生回路
２４の出力部分のアルミ配線上に、外部から採針等によ
り電圧を印加するためのパッド３４が設けられている。
共通端子であり、この間にチップ外から電源電圧が印加
される。内部電源電圧発生回路２４は低電位の共通端子
２７との電位差が電源電圧の変動に対して補償されてほ
ぼ一定であるような電位信号を発する。したがって単に
外部電源電圧を変化させたのでは各メモリセルを流れる
情報保持用の電流はほとんど変化せず、・情報保持用の
電流に対するメモリセルの動作余裕度を確認することは
できない。そこで本実施例では、内部電源電位発生回路
２４の出力部分のアルミ配線上に、外部から採針等によ
り電圧を印加するためのパッド３４が設けられている。
このようなパッドを用いれば、上記高電位、低電位の共
通端子のピンがそれぞれ接続されるパッドには規定の外
部電圧を印加し、更に内部電源電位発生回路２４の出力
電位を上記パッド３４から強制的に変化させてメモリセ
ルの動作を確認することにより、情報保持用の電流の変
化に対するメモリセルの動作余裕を確認することができ
る。しかもこの確認は、メモリチップをパッケージに収
納する以前に、ウニ／１上に回路が形成された段階で順
次採針を接触させて行なうことができ、不良メモリチッ
プを早期に効率よく摘出することができる。
通端子のピンがそれぞれ接続されるパッドには規定の外
部電圧を印加し、更に内部電源電位発生回路２４の出力
電位を上記パッド３４から強制的に変化させてメモリセ
ルの動作を確認することにより、情報保持用の電流の変
化に対するメモリセルの動作余裕を確認することができ
る。しかもこの確認は、メモリチップをパッケージに収
納する以前に、ウニ／１上に回路が形成された段階で順
次採針を接触させて行なうことができ、不良メモリチッ
プを早期に効率よく摘出することができる。
以上のように本発明によれば、動作の安定な半導体メモ
リを容易に選別し得る構成が提供される。
リを容易に選別し得る構成が提供される。
またバイポーラメモリで説明したが、情報記憶のために
メモリセルに情報保持電流を流しているスタティック型
メモリであれば本概念は応用可能である。
メモリセルに情報保持電流を流しているスタティック型
メモリであれば本概念は応用可能である。
図面は本発明の一実施例を示す回路図である。
Claims (1)
- １、 フリップフロップ型のメモリセルと、外部からあ
る信号が与えられない場合は通常動作に必要な所定の値
の情報保持用電流を該メモリセルに供給し、外部から該
ある信号が与えられた場合は該信号に応じて情報保持用
電流を該所定の値以外の値に変化させる手段を設けたこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195967A JPS601720B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195967A JPS601720B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49034436A Division JPS588079B2 (ja) | 1974-03-29 | 1974-03-29 | ハンドウタイメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998389A true JPS5998389A (ja) | 1984-06-06 |
| JPS601720B2 JPS601720B2 (ja) | 1985-01-17 |
Family
ID=16349966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195967A Expired JPS601720B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601720B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6166297A (ja) * | 1984-09-10 | 1986-04-05 | Nec Corp | 半導体メモリ |
| JPH01166399A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4768437B2 (ja) * | 2005-12-26 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
-
1983
- 1983-10-21 JP JP58195967A patent/JPS601720B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6166297A (ja) * | 1984-09-10 | 1986-04-05 | Nec Corp | 半導体メモリ |
| JPH01166399A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS601720B2 (ja) | 1985-01-17 |
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