JPS5998394A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5998394A JPS5998394A JP57206133A JP20613382A JPS5998394A JP S5998394 A JPS5998394 A JP S5998394A JP 57206133 A JP57206133 A JP 57206133A JP 20613382 A JP20613382 A JP 20613382A JP S5998394 A JPS5998394 A JP S5998394A
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- JP
- Japan
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- circuit
- mnos
- gate
- voltage
- memory
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- G11—INFORMATION STORAGE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＮＯＳを記憶素子とする半導体記憶装置
に関する。
に関する。
ＭＮＯＳは、比較的薄いシリコン酸化膜とその上に形成
され比較的厚いシリコン窒化膜（ナイトライド）との２
層構造のゲート絶縁膜を持つ絶縁ゲート電界効果トラン
ジスタ（以下、単にＭＮＯＳという）であり、記憶情報
の書込みだけでなく消去も電気的に行うことができる。
され比較的厚いシリコン窒化膜（ナイトライド）との２
層構造のゲート絶縁膜を持つ絶縁ゲート電界効果トラン
ジスタ（以下、単にＭＮＯＳという）であり、記憶情報
の書込みだけでなく消去も電気的に行うことができる。
第１図には、その断面図が示されている。同図において
、ｐ型シリコン領域１の表面に互いに隔てられてｎ型ソ
ース領域２及びドレイン領域３が形成され、上記ソース
、ドレイン領域２，３の間のｐ型シリコン領域１の表面
に、例えば厚さ２０人のシリコン酸化Ｈ欠４と厚さ５０
０人のシリコン窒化膜５とからなるゲート絶縁膜を介し
てｎ型多結晶シリコンからなるゲート電極が形成されて
いる。上記ｐ型シリコン領域１は、ＭＮＯＳの基体ゲー
ト領域を構成する。
、ｐ型シリコン領域１の表面に互いに隔てられてｎ型ソ
ース領域２及びドレイン領域３が形成され、上記ソース
、ドレイン領域２，３の間のｐ型シリコン領域１の表面
に、例えば厚さ２０人のシリコン酸化Ｈ欠４と厚さ５０
０人のシリコン窒化膜５とからなるゲート絶縁膜を介し
てｎ型多結晶シリコンからなるゲート電極が形成されて
いる。上記ｐ型シリコン領域１は、ＭＮＯＳの基体ゲー
ト領域を構成する。
消去状態もしくは記憶情報が書込まれていない状態では
、ＭＮＯＳのゲート電圧ＶＧ対ドレイン電流ＩＤ特性は
、例えば第２図の曲線Ａのようになっており、その闇値
電圧は４ボルトの負電圧（以下−４Ｖのように記する）
になっている。記憶情報の書込み又は消去のために、ゲ
ート絶縁膜には、トンネル現象によりキャリアの注入が
生じるような高電界が作用させられる。
、ＭＮＯＳのゲート電圧ＶＧ対ドレイン電流ＩＤ特性は
、例えば第２図の曲線Ａのようになっており、その闇値
電圧は４ボルトの負電圧（以下−４Ｖのように記する）
になっている。記憶情報の書込み又は消去のために、ゲ
ート絶縁膜には、トンネル現象によりキャリアの注入が
生じるような高電界が作用させられる。
書込み動作において、基体ゲート１には、例えばはゾ回
路の接地電位のＯＶが印加され、ゲート６には、例えば
＋２５Ｖの高電圧が印加される。
路の接地電位のＯＶが印加され、ゲート６には、例えば
＋２５Ｖの高電圧が印加される。
ソース領域２及びドレイン領域３には、書込むべき情報
に応じてはゾＯｖの低電圧又は＋２０Ｖのような高電圧
が印加される。
に応じてはゾＯｖの低電圧又は＋２０Ｖのような高電圧
が印加される。
ソース領域２及びドレイン領域３との間のシリコン領域
１表面には、上記ゲート６の正の高電圧に応じてチャン
ネル７が誘導される。このチャンネル７の電位はソース
領域２及びドレイン領域３の電位と等しくなる。
１表面には、上記ゲート６の正の高電圧に応じてチャン
ネル７が誘導される。このチャンネル７の電位はソース
領域２及びドレイン領域３の電位と等しくなる。
ソース領域２及びドレイン領域３に上記のようにＯＶの
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応した高電界が作用する。
電圧が印加されるとゲート絶縁膜には上記ゲート６の高
電圧に応した高電界が作用する。
その結果、（−ト絶縁膜にはトンネル現象によりチャン
ネル７からキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−Ｉ Ｄ特性ば、第２図曲線ＡからＢに変化す
る。闇値電圧は、上記−４■から例えば＋４ｖに変化す
る。
ネル７からキャリアとしての電子が注入される。ＭＮＯ
ＳのＶＧ−Ｉ Ｄ特性ば、第２図曲線ＡからＢに変化す
る。闇値電圧は、上記−４■から例えば＋４ｖに変化す
る。
ソース領域２及びドレイン領域３に上記のように＋２０
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数■に減少する。このような低電圧差では、ト
ンネル現象による電子の注入を起こさせるには不十分と
なる。そのため、ＭＮＯＳの特性は第２図の曲線Ａから
変化しない。
Ｖが印加された場合、ゲート６とチャンネル７との間の
電位差が数■に減少する。このような低電圧差では、ト
ンネル現象による電子の注入を起こさせるには不十分と
なる。そのため、ＭＮＯＳの特性は第２図の曲線Ａから
変化しない。
また、消去の場合には、ゲート６にＯＶを与えながら基
体ゲート１に＋２５Ｖのような高電圧を印加して、逆方
向のトンネル現象を生じしめて、キャリアとしての電子
を基体ゲート１に戻すものである。
体ゲート１に＋２５Ｖのような高電圧を印加して、逆方
向のトンネル現象を生じしめて、キャリアとしての電子
を基体ゲート１に戻すものである。
単位の記憶要素（以下メモリセルと称する）は、第３図
に示すようにＭＮＯ３ＱＩとこれに直列接続されたアド
レス選択用ＭＯ５ＦＥＴＱ２とから構成される。読み出
し時にＭ Ｎ ＯＳ Ｑ １のゲート電圧ばＯｖに維持
され、アドレス選択用ＭＯ３ＦＥＴＱ２のゲート電圧は
、選択信号によりｏ■（非選択）又は＋５Ｖ（選択）の
ような正電圧とされる。
に示すようにＭＮＯ３ＱＩとこれに直列接続されたアド
レス選択用ＭＯ５ＦＥＴＱ２とから構成される。読み出
し時にＭ Ｎ ＯＳ Ｑ １のゲート電圧ばＯｖに維持
され、アドレス選択用ＭＯ３ＦＥＴＱ２のゲート電圧は
、選択信号によりｏ■（非選択）又は＋５Ｖ（選択）の
ような正電圧とされる。
上記メモリセルの読み出しにおいて、次のような問題の
住しることが本願発明者の研究により明らかにされた。
住しることが本願発明者の研究により明らかにされた。
上記メモリセルに記憶された情報、言い換えればＭ Ｎ
ＯＳの闇値電圧は、時間の経過とともにＭＮＯＳが持
つ本来の闇値電圧、すなわち、初期（前工程完成時）の
闇値電圧である約−ＩＶに向かって変化して行（もので
ある。
ＯＳの闇値電圧は、時間の経過とともにＭＮＯＳが持
つ本来の闇値電圧、すなわち、初期（前工程完成時）の
闇値電圧である約−ＩＶに向かって変化して行（もので
ある。
したがって、その読み出し動作に差動型のセンスアンプ
を用いた場合の基準電圧を、従来のようにＭＯＳＦＥＴ
を用いた定電圧回路により形成したのでは、製造バラツ
キの影響を受けるとともに、上記情報保持特性より読み
出しレベルマージンが大きくできない。
を用いた場合の基準電圧を、従来のようにＭＯＳＦＥＴ
を用いた定電圧回路により形成したのでは、製造バラツ
キの影響を受けるとともに、上記情報保持特性より読み
出しレベルマージンが大きくできない。
この発明の目的は、読み出しレベルマージンを大きくし
た半導体記憶装置を提供することにある。
た半導体記憶装置を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第４図には、この発明の一実施例の回路図が示されてい
る。
る。
この実施例の記憶回路は、Ｘデコーダ、Ｙデコーダ、制
御回路等の比較的低電圧の信号を形成する回路と、書込
み回路、消去回路等比較的高電圧の信号を形成する回路
とを含んでいる。
御回路等の比較的低電圧の信号を形成する回路と、書込
み回路、消去回路等比較的高電圧の信号を形成する回路
とを含んでいる。
特に制限されないが、上記低電圧信号を形成する回路の
ために電源端子Ｖｃｃに、＋５Ｖの低電源電圧が供給さ
れる。したがって、低電圧信号のハイレベルは１．はゾ
＋５Ｖとされ、ロウレバ１１社、はソ“回路の接地電位
のＯＶにされる。
ために電源端子Ｖｃｃに、＋５Ｖの低電源電圧が供給さ
れる。したがって、低電圧信号のハイレベルは１．はゾ
＋５Ｖとされ、ロウレバ１１社、はソ“回路の接地電位
のＯＶにされる。
上記書込み回路、消去回路等のために、回路装置に高電
圧端子ＶｐＰが設けられる。この高電圧端子ｖｐｐには
、回路装置に書込み動作をさせるとき及び消去動作をさ
せるとき、はｙ＋２５Ｖのような高電圧が供給される。
圧端子ＶｐＰが設けられる。この高電圧端子ｖｐｐには
、回路装置に書込み動作をさせるとき及び消去動作をさ
せるとき、はｙ＋２５Ｖのような高電圧が供給される。
上記高電圧に応じて高電圧信号のハイレベルは、は＼’
＋２５ｖもしくは＋２０Ｖとされ、ロウレベルはは％’
ＯＶとされる。
＋２５ｖもしくは＋２０Ｖとされ、ロウレベルはは％’
ＯＶとされる。
第４図において、ＭＡはメモリアレイであり、マトリッ
クス配置されたメモリセルＭＳＩＩないしＭＳ２２を含
んでいる二 同−の行に配置されたメモリセルＭＳＩＩ、Ｍ３１２の
それぞれのアドレス選択用ＭＯ３ＦＥＴＱ２のゲートは
、第１ワード線Ｗｌｌに共通接続され、それぞれのＭＮ
Ｏ３’ＱＩのゲートは、第２ワード線Ｗ１２に共通接続
されている。同様に他（Ｄ同一の行に配置されたメモリ
セルＭＳ２１．ＭＳ ２２（７）７１’ｌｚ７．選択用
ＭＯ３ＦＥＴ及びＭＮＯＳのゲートは、それぞれ第１ワ
ード線Ｗ２１．Ｗ２２に共通接続されている。
クス配置されたメモリセルＭＳＩＩないしＭＳ２２を含
んでいる二 同−の行に配置されたメモリセルＭＳＩＩ、Ｍ３１２の
それぞれのアドレス選択用ＭＯ３ＦＥＴＱ２のゲートは
、第１ワード線Ｗｌｌに共通接続され、それぞれのＭＮ
Ｏ３’ＱＩのゲートは、第２ワード線Ｗ１２に共通接続
されている。同様に他（Ｄ同一の行に配置されたメモリ
セルＭＳ２１．ＭＳ ２２（７）７１’ｌｚ７．選択用
ＭＯ３ＦＥＴ及びＭＮＯＳのゲートは、それぞれ第１ワ
ード線Ｗ２１．Ｗ２２に共通接続されている。
同一の列に配置されたメモリセルＭＳＩＩ、ＭＳ２１の
アドレス選択用ＭＯ３ＦＥＴＱ２のドレインは、ディジ
ット（データ）線Ｄ１に共通接続され、ＭＮＯＳのソー
スは基準電位線ＥＤＩに共通接続されている。同様に他
の同一の列に配置されたメモリセルＭＳ１２．ＭＳ２２
のアドレス選択用ＭＯ３ＦＥＴのドレイン及びＭＮＯＳ
のソースは、それぞれディデッド線り２．基準主位線Ｅ
Ｄ２に共通接続されている。
アドレス選択用ＭＯ３ＦＥＴＱ２のドレインは、ディジ
ット（データ）線Ｄ１に共通接続され、ＭＮＯＳのソー
スは基準電位線ＥＤＩに共通接続されている。同様に他
の同一の列に配置されたメモリセルＭＳ１２．ＭＳ２２
のアドレス選択用ＭＯ３ＦＥＴのドレイン及びＭＮＯＳ
のソースは、それぞれディデッド線り２．基準主位線Ｅ
Ｄ２に共通接続されている。
この実施例に従うと、基体ゲートに正の高電圧を印加す
ることによってＭＮＯＳの記憶情報を消去する構成をと
るので、メモリアレイを構成する半導体領域ＷＥＬＬは
、次に説明するＸデコーダ。
ることによってＭＮＯＳの記憶情報を消去する構成をと
るので、メモリアレイを構成する半導体領域ＷＥＬＬは
、次に説明するＸデコーダ。
Ｙデコーダ等の周辺回路を構成する半導体領域と電気的
に分断される。上記メモリアレイが形成される半導体領
域は後述するように、例えばｎ型半導体基板表面に形成
されたｐ型ウェル領域から構成される。
に分断される。上記メモリアレイが形成される半導体領
域は後述するように、例えばｎ型半導体基板表面に形成
されたｐ型ウェル領域から構成される。
上記の消去のために、個々のメモリセルをそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルを共通のウェル領域に形成したりするこ
とができるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭＡを１つの共通なウェル領域ＷＥＬ
Ｌに形成する。
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルを共通のウェル領域に形成したりするこ
とができるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭＡを１つの共通なウェル領域ＷＥＬ
Ｌに形成する。
上記第１のワード線Ｗ１１．Ｗ２１は、それぞれＸデコ
ーダＸＤ１．ＸＤ２の出力端子に接続され、このＸデコ
ーダＸＤ１．ＸＤ２により形成された選択信号が供給さ
れる。この信号は、選択状態にばは一５ｖのハイレベル
となり、非選択状態にははゾＯ■のロウレベルとなる。
ーダＸＤ１．ＸＤ２の出力端子に接続され、このＸデコ
ーダＸＤ１．ＸＤ２により形成された選択信号が供給さ
れる。この信号は、選択状態にばは一５ｖのハイレベル
となり、非選択状態にははゾＯ■のロウレベルとなる。
また、第２のワード線′Ｗ１２．Ｗ２２は、それぞれ書
込み回路ＷＡ１．ＷＡ２の出力端子に接続される。この
書込み回路ＷＡ１．ＷＡ２は、後述する制御回路ＣＲＬ
により、書込み動作以外においては、その選択出力信号
がはゾＯｖにされる。
込み回路ＷＡ１．ＷＡ２の出力端子に接続される。この
書込み回路ＷＡ１．ＷＡ２は、後述する制御回路ＣＲＬ
により、書込み動作以外においては、その選択出力信号
がはゾＯｖにされる。
書込み動作においては、電源端子ｖｐｐに＋２５Ｖの高
電圧が加えられ、第２のワード線Ｗ１２の信号レベルは
、第１のワードｖＪＷＩＩの信号レベルに応じて決めら
れるようにされる。すなわち、第１のワード１％Ｗ１１
のレベルが上記ノ＼イレベルナラはＶ＋２５Ｖのハイレ
ベルとされ、第１のワードｌ１ｌｔＷ１１のレベルが上
記ロウレベルならはゾ０■のロウレベルにされる。この
ことは、他の第２のワード線Ｗ２２の信号レベルについ
ても対応する第１のワード線２１０選択／非選択レベル
に従って決められる。
電圧が加えられ、第２のワード線Ｗ１２の信号レベルは
、第１のワードｖＪＷＩＩの信号レベルに応じて決めら
れるようにされる。すなわち、第１のワード１％Ｗ１１
のレベルが上記ノ＼イレベルナラはＶ＋２５Ｖのハイレ
ベルとされ、第１のワードｌ１ｌｔＷ１１のレベルが上
記ロウレベルならはゾ０■のロウレベルにされる。この
ことは、他の第２のワード線Ｗ２２の信号レベルについ
ても対応する第１のワード線２１０選択／非選択レベル
に従って決められる。
メモリアレイＭＡの各基準電位線ＥＤＩ、ＥＤ２は、書
込み禁止回路ＩＨＡに接続される。この書込み禁止回路
ＩＨＡにおいて、基準電位線ＥＤ１と接地端子との間に
直列接続されたＭＯＳＦＥＴＱ２０とＱ２１とが単位ス
イ・ノチ回路を構成している。この単位スイッチ回路に
おけるＭＯ３ＦＥＴＱ２１は、制御回路ＣＲＬから制御
線ｒを介して制御信号を受ける。上記制御信号ｒは、記
憶１情報の読み出し動作の時ＭＯ３ＦＥＴＱ２１をオン
状態にするよう、＋５Ｖのレベルとされ、書込み動作及
び消去動作のときオン状態とするよう０■のレベルとさ
れる。
込み禁止回路ＩＨＡに接続される。この書込み禁止回路
ＩＨＡにおいて、基準電位線ＥＤ１と接地端子との間に
直列接続されたＭＯＳＦＥＴＱ２０とＱ２１とが単位ス
イ・ノチ回路を構成している。この単位スイッチ回路に
おけるＭＯ３ＦＥＴＱ２１は、制御回路ＣＲＬから制御
線ｒを介して制御信号を受ける。上記制御信号ｒは、記
憶１情報の読み出し動作の時ＭＯ３ＦＥＴＱ２１をオン
状態にするよう、＋５Ｖのレベルとされ、書込み動作及
び消去動作のときオン状態とするよう０■のレベルとさ
れる。
したがって、上記単位スイッチ回路は、読み出し動作の
とき上記基準電位線ＥＤＩをはｖＯｖ番こする。上記基
準電位線ＥＤＩと高電圧信号線ＩＨＶとの間にＭＯ３Ｆ
ＥＴＱ２２が接続されてむ）る。
とき上記基準電位線ＥＤＩをはｖＯｖ番こする。上記基
準電位線ＥＤＩと高電圧信号線ＩＨＶとの間にＭＯ３Ｆ
ＥＴＱ２２が接続されてむ）る。
上Ｐ高電圧信号線ＩＨＶには、図示しな６を書込み禁止
電圧発生回路から、書込み動作及び消去動作の時はｙ′
＋２０Ｖの高電圧レベルとされ、読み串し動作の時はゾ
ＯＶとされる信号が印加される。
電圧発生回路から、書込み動作及び消去動作の時はｙ′
＋２０Ｖの高電圧レベルとされ、読み串し動作の時はゾ
ＯＶとされる信号が印加される。
したがって、書込み動作及び消去動作において、上記単
位スイッチ回路のＭＯ３ＦＥＴＱ２１がオフ状態にされ
ると、基準電位線ＥＤＩにはＭＯ３ＦＥＴＱ２２を介し
て上記高電圧信号線ＩＨＶから高電圧が供給される。′
このことは、他の基準電位線ＥＤ２に設けられた単位ス
イッチ回路についても同様である。
位スイッチ回路のＭＯ３ＦＥＴＱ２１がオフ状態にされ
ると、基準電位線ＥＤＩにはＭＯ３ＦＥＴＱ２２を介し
て上記高電圧信号線ＩＨＶから高電圧が供給される。′
このことは、他の基準電位線ＥＤ２に設けられた単位ス
イッチ回路についても同様である。
メモリアレイＭＡの各ディジット線Ｄ１．Ｄ２と共通デ
ィシフト線ＣＤとの間にＹゲート回路ＹＧＯが設けられ
る。Ｙゲート回路ＹＧＯにおいて、ディジット線Ｄ１と
共通ディジット線ＣＤとの間に直列接続されたＭＯ３Ｆ
ＥＴＱＩ １．Ｑｌ ２とは単位ゲート回路を構成し、
ＹデコーダＹＤＩの出力に応じて上記ディジット線Ｄ１
と共通ディジット線ＣＤとを結合する。同様にＭＯ３Ｆ
ＥＴＱ１３とＱ１゛４とが他の単位ゲート回路を構成し
、この単位ゲート回路はＹデコーダＴＤ２の出力に応じ
てディジット線Ｄ２と共通ディジット線ＣＤとを結合さ
せる。
ィシフト線ＣＤとの間にＹゲート回路ＹＧＯが設けられ
る。Ｙゲート回路ＹＧＯにおいて、ディジット線Ｄ１と
共通ディジット線ＣＤとの間に直列接続されたＭＯ３Ｆ
ＥＴＱＩ １．Ｑｌ ２とは単位ゲート回路を構成し、
ＹデコーダＹＤＩの出力に応じて上記ディジット線Ｄ１
と共通ディジット線ＣＤとを結合する。同様にＭＯ３Ｆ
ＥＴＱ１３とＱ１゛４とが他の単位ゲート回路を構成し
、この単位ゲート回路はＹデコーダＴＤ２の出力に応じ
てディジット線Ｄ２と共通ディジット線ＣＤとを結合さ
せる。
消去動作時に各ディジット線ＤＩ、Ｄ２に高電圧信号が
現れるので、」二記Ｙゲート回路ＹＧＯにおける単位ゲ
ート回路は、そのゲートに定常的に電源電圧Ｖｃｃを受
＆、ｌるディブレンジョン型ＭＯ３ＦＥＴＱ１２．Ｑｌ
４が設けられ、高耐圧化を図っている。上記Ｙデコーダ
ＭＤＩ、ＹＤ２の選択動作は、上記ＸデコーダＸＤＩ、
ＸＤ２のそれと同様である。
現れるので、」二記Ｙゲート回路ＹＧＯにおける単位ゲ
ート回路は、そのゲートに定常的に電源電圧Ｖｃｃを受
＆、ｌるディブレンジョン型ＭＯ３ＦＥＴＱ１２．Ｑｌ
４が設けられ、高耐圧化を図っている。上記Ｙデコーダ
ＭＤＩ、ＹＤ２の選択動作は、上記ＸデコーダＸＤＩ、
ＸＤ２のそれと同様である。
上記共通ディジット線ＣＤには、センス回路を含むデー
タ出力回路ＤＯＢの入力端子と、データ入力回路ＤＴＢ
の出力端子が接続される。上記データ出力口ＢＤＯＢの
出力とデータ入力回路ＤｒＢの人力とは、共通の入出力
端子ＰＯに接続される。 また、消去回路Ｅ ＲＳは、
制御回路ＣＲＬからの信号を受け、消去動作時にメモリ
アレイＭＡ（ＺｌｌウニＬｔｆ；３域ＷＥＴ−ＬをＪｆ
””−２’５ Ｖ ノ高電圧にし、書込み動作及び読
み出し動作時には、上記ウェル領域ＷＥＬＬの電位をは
Ｗ’ ＯＶのロウレベルにする。
タ出力回路ＤＯＢの入力端子と、データ入力回路ＤＴＢ
の出力端子が接続される。上記データ出力口ＢＤＯＢの
出力とデータ入力回路ＤｒＢの人力とは、共通の入出力
端子ＰＯに接続される。 また、消去回路Ｅ ＲＳは、
制御回路ＣＲＬからの信号を受け、消去動作時にメモリ
アレイＭＡ（ＺｌｌウニＬｔｆ；３域ＷＥＴ−ＬをＪｆ
””−２’５ Ｖ ノ高電圧にし、書込み動作及び読
み出し動作時には、上記ウェル領域ＷＥＬＬの電位をは
Ｗ’ ＯＶのロウレベルにする。
この実ｈ’５例においては、データ出力回路ＤＯＢに含
まれるセンス回路として、次の回路が用いられる。
まれるセンス回路として、次の回路が用いられる。
第５図には、その一実施例の回路図が示されている。読
み出し基準電圧Ｖ ｒｅｆは、次の基準電圧発生回路に
より形成される。上記メモリマドす・ノクス兎に形成さ
れるウール値域ＷＥＬＬとは別Ｇこ形量様なウェル領域
にダミーＭ、Ｎ０３Ｑ３０が形成される。このダミーＭ
Ｎ’０３Ｑ３０は、前工程完成時の状態の闇値電圧を持
つように形成され、そのゲート及びソースには回斃の接
地電位が与えられる。そして、そのドレインに′は、上
記メモリマトリックスにおけるアドレス選択回路と同様
なＭＯ３ＦＥＴＱ３１〜Ｑ３３が接続され、特に制限さ
れないが、ディブレ・ノション型負荷ＭＯ３ＦＥＴＱ３
４を通して電流供給がなされる。
み出し基準電圧Ｖ ｒｅｆは、次の基準電圧発生回路に
より形成される。上記メモリマドす・ノクス兎に形成さ
れるウール値域ＷＥＬＬとは別Ｇこ形量様なウェル領域
にダミーＭ、Ｎ０３Ｑ３０が形成される。このダミーＭ
Ｎ’０３Ｑ３０は、前工程完成時の状態の闇値電圧を持
つように形成され、そのゲート及びソースには回斃の接
地電位が与えられる。そして、そのドレインに′は、上
記メモリマトリックスにおけるアドレス選択回路と同様
なＭＯ３ＦＥＴＱ３１〜Ｑ３３が接続され、特に制限さ
れないが、ディブレ・ノション型負荷ＭＯ３ＦＥＴＱ３
４を通して電流供給がなされる。
また、上記共通ディジット線ＣＤには、読み出しのため
のディプレッション型負荷Ｍ９ＳＦＥ’ＴＱ３５が設け
られている。 ゛ センスアンプＳＡは、粋に制限されないが、上記共通デ
ィジット線ＣＤからの読み出しレベルと上記・基準電圧
Ｖ ｒｅｆを受ける差動ＭＯ３ＦＥＴＱ３５、Ｑ３６と
、その共通ソースと回路の接地電位との間に設けられた
スイッチＭ ＯＳ Ｆ ＥＴ Ｑ ３７及び−Ｆ記差動
ＭＣ）ＳＦＥＴＱ３５．Ｑ３６のドレインにそれぞれ設
けられたディブレ・ノション型負荷ＭＯ３ＦＥＴＱ３８
．Ｑ３９とにより構成される。上記スイッチＭＯ３Ｆ、
ＥＴＱ３７のゲートには、読み出し制御信号ｒが印加さ
れる。
のディプレッション型負荷Ｍ９ＳＦＥ’ＴＱ３５が設け
られている。 ゛ センスアンプＳＡは、粋に制限されないが、上記共通デ
ィジット線ＣＤからの読み出しレベルと上記・基準電圧
Ｖ ｒｅｆを受ける差動ＭＯ３ＦＥＴＱ３５、Ｑ３６と
、その共通ソースと回路の接地電位との間に設けられた
スイッチＭ ＯＳ Ｆ ＥＴ Ｑ ３７及び−Ｆ記差動
ＭＣ）ＳＦＥＴＱ３５．Ｑ３６のドレインにそれぞれ設
けられたディブレ・ノション型負荷ＭＯ３ＦＥＴＱ３８
．Ｑ３９とにより構成される。上記スイッチＭＯ３Ｆ、
ＥＴＱ３７のゲートには、読み出し制御信号ｒが印加さ
れる。
この実施例では、第２図に破線で示すようなＶＧ−ＩＤ
特性のもとにダミーＭＮ’０３Ｑ３０が動作するもので
あるので、書込み又は消去により特性Ａじ１”）又は特
性Ｂ（Ｏ”）のちとに動作するたＭＮＯＳの記憶情報を
判定することができる。上記破線で示したＭＮＯＳが持
つ本来の闇値電圧を基準としてその書込み／消去動作に
より特性Ａ又はＢのように変化させられるので、製造バ
ラツキに対して追随した基準電圧Ｖ−ｒｅｆを形成する
ことができる。そして、メモリセルにおける保持特性、
すなわち特性Ａ及びＢは、上記破線で示したＶＧ−ＩＤ
特性に向かって変化するので、時間の経過による情報量
の低減に対しても十分なマージ〉′を得ることができる
。
特性のもとにダミーＭＮ’０３Ｑ３０が動作するもので
あるので、書込み又は消去により特性Ａじ１”）又は特
性Ｂ（Ｏ”）のちとに動作するたＭＮＯＳの記憶情報を
判定することができる。上記破線で示したＭＮＯＳが持
つ本来の闇値電圧を基準としてその書込み／消去動作に
より特性Ａ又はＢのように変化させられるので、製造バ
ラツキに対して追随した基準電圧Ｖ−ｒｅｆを形成する
ことができる。そして、メモリセルにおける保持特性、
すなわち特性Ａ及びＢは、上記破線で示したＶＧ−ＩＤ
特性に向かって変化するので、時間の経過による情報量
の低減に対しても十分なマージ〉′を得ることができる
。
したがって、この実施例では、ＭＮＯＳを記憶素子とす
る半導体記憶装置の動作マージンが拡大でき、その製品
歩留りを高くすることができるものとなる。
る半導体記憶装置の動作マージンが拡大でき、その製品
歩留りを高くすることができるものとなる。
この発明は、前記実施例に限定されない。
例えば、上記グミ ＭＮＯＳに直列接続するＭＯＳ Ｆ
Ｅ ’Ｉ’は、１個により代表さゼで形成するもので
あってもよい。また、上記ダミーＭＮＯ３に直列接続さ
れるＭＯＳＦＥＴ中にＹデコーダ等の信Ｊ、３によりコ
ントロールされるＭＯＳＦＥＴが含まれるものでも良い
。また、センスアンプＳＡは、差動型の増幅回路であれ
ば何であってもよい。
Ｅ ’Ｉ’は、１個により代表さゼで形成するもので
あってもよい。また、上記ダミーＭＮＯ３に直列接続さ
れるＭＯＳＦＥＴ中にＹデコーダ等の信Ｊ、３によりコ
ントロールされるＭＯＳＦＥＴが含まれるものでも良い
。また、センスアンプＳＡは、差動型の増幅回路であれ
ば何であってもよい。
また、基準電圧Ｖｒｅｆは、メモリマトリックス・ の
読み出し信号をダイナミック方式により出力ものでは、
同様に上記基準電圧Ｖ ｒｅｆもダイナミック方式によ
り形成するものとすればよい。
読み出し信号をダイナミック方式により出力ものでは、
同様に上記基準電圧Ｖ ｒｅｆもダイナミック方式によ
り形成するものとすればよい。
この発明は、ＭＮＯＳの記憶素子とする半導体記憶装置
に広く利用することができるものである。
に広く利用することができるものである。
第１図は、ＭＮＯＳを説明するための断面図、第２図は
、その情報記憶動作を説明するための特性図、 第３図は、ＭＮＯＳを用いたメモリセルの等価回路図、 第４図は、この発明の一実施例を示す回路図、第５図は
、そのセンス回路の一実施例を示す回路図である。 ＭＡ・・メモリアレイ、ＭＳ・・メモリアレイＸＤ・・
Ｘデコーダ、ＹＤ・・Ｙデコーダ、ＷＡ・・書込み回路
、ＹＧＯ・・Ｙゲート回路、ＥＲ３・・消去回路、ＩＨ
Ａ・・書込み禁止回路、ＣＲＬ・・制御回路、ＤＯＢ・
・データ出力回路、ＤＩＢ・・データ入力回路、ＳＡ・
・センスアンプ
、その情報記憶動作を説明するための特性図、 第３図は、ＭＮＯＳを用いたメモリセルの等価回路図、 第４図は、この発明の一実施例を示す回路図、第５図は
、そのセンス回路の一実施例を示す回路図である。 ＭＡ・・メモリアレイ、ＭＳ・・メモリアレイＸＤ・・
Ｘデコーダ、ＹＤ・・Ｙデコーダ、ＷＡ・・書込み回路
、ＹＧＯ・・Ｙゲート回路、ＥＲ３・・消去回路、ＩＨ
Ａ・・書込み禁止回路、ＣＲＬ・・制御回路、ＤＯＢ・
・データ出力回路、ＤＩＢ・・データ入力回路、ＳＡ・
・センスアンプ
Claims (1)
- 【特許請求の範囲】 １、情報記憶用素子を構成するＭＮＯＳと、これに直列
接続されたアドレス選択用ＭＯＳ Ｆ ＥＴとからなる
メモリセルがマ・トリソクス状に配置されて構成される
メモリフ１−リソクスと、このメモリマトリックスが形
成される半導体領域と分離された半導体領域に上記情報
記憶用素子と同様に形成されたダミーＭＮＯ３を含む基
準電圧発生回路と、この基準電圧発生回路で形成された
基準電圧と上記メモリマトリックスからの読み出し情報
を受ける差動型のセンスアンプとを含むことを特徴とす
る半導体記憶装置。 ２、上記基準電圧発生回路は、上記グ＜−ＭＮＯＳに上
記メモリマトリックスにおけるアドレス選択回路と等価
なＭＯＳ Ｆ ＥＴが直列接続され、これらの直列回路
に電流を流して基準電圧を形成するものであることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206133A JPS5998394A (ja) | 1982-11-26 | 1982-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206133A JPS5998394A (ja) | 1982-11-26 | 1982-11-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5998394A true JPS5998394A (ja) | 1984-06-06 |
Family
ID=16518326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57206133A Pending JPS5998394A (ja) | 1982-11-26 | 1982-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998394A (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5589996A (en) * | 1978-12-27 | 1980-07-08 | Hitachi Ltd | Test method for semiconductor memory unit and semiconductor memory unit suitable for it |
| JPS55139692A (en) * | 1979-04-16 | 1980-10-31 | Hitachi Ltd | Semiconductor nonvolatile memory unit |
| JPS5612768A (en) * | 1979-06-18 | 1981-02-07 | Texas Instruments Inc | Semiconductor memory and method of manufacturing same |
| JPS5647995A (en) * | 1979-09-21 | 1981-04-30 | Hitachi Ltd | Memory device |
| JPS56134387A (en) * | 1979-11-01 | 1981-10-21 | Texas Instruments Inc | Semiconductor memory |
| JPS57143796A (en) * | 1981-03-03 | 1982-09-06 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS57152585A (en) * | 1981-03-13 | 1982-09-20 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS57172592A (en) * | 1981-04-17 | 1982-10-23 | Toshiba Corp | Nonvolatile semiconductor storage device |
-
1982
- 1982-11-26 JP JP57206133A patent/JPS5998394A/ja active Pending
Patent Citations (8)
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|---|---|---|---|---|
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| JPS57152585A (en) * | 1981-03-13 | 1982-09-20 | Toshiba Corp | Nonvolatile semiconductor memory |
| JPS57172592A (en) * | 1981-04-17 | 1982-10-23 | Toshiba Corp | Nonvolatile semiconductor storage device |
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