JPS5999760A - 半導体記憶装置 - Google Patents
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- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
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- H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、メモリ素子の記憶跡態を検出スる差動セン
スアンプ用のレファレンス用トランジスタのソ、フトラ
イトを防止する。半導体記憶装置に門するものである。
スアンプ用のレファレンス用トランジスタのソ、フトラ
イトを防止する。半導体記憶装置に門するものである。
第１図は可変しきい値型電界効果不揮発性記憶素子・（
以、購メモリ素、子と呼ぶ）の断面図であや。
以、購メモリ素、子と呼ぶ）の断面図であや。
図においてＰ型Ｓｉ半導体基板（１）内にドレインＮ、
型不純物拡散層（２〕（以後ドレインと呼ぶ）およびソ
−スＮ型不純物拡散層（３）（以後ソースと呼ぶ）が離
れて形成されている。このドレイン（２）とソース（３
）の間の表面に近い部分がチャネル領域であり、このチ
ャネル領域上に第１の絶縁膜（４）、フローティングゲ
ート（５）、第２の絶縁膜（６）、コントロールゲート
（７）が順番に積層されている。
型不純物拡散層（２〕（以後ドレインと呼ぶ）およびソ
−スＮ型不純物拡散層（３）（以後ソースと呼ぶ）が離
れて形成されている。このドレイン（２）とソース（３
）の間の表面に近い部分がチャネル領域であり、このチ
ャネル領域上に第１の絶縁膜（４）、フローティングゲ
ート（５）、第２の絶縁膜（６）、コントロールゲート
（７）が順番に積層されている。
第２図はメモリ素子を利用した従来のレファレンス用ト
ランジスタを用いて構成した半導体記憶装置の読み出し
に係わるメモリ素子から出力までのブロック回路図であ
る。第２図において複数個のメモリ素子（８）がマトリ
ックス状に配列されてメモリエリア（９）が構成され、
メモリ素子（８）のコントロールゲート（７）はＸデコ
ーダαＯで選択されるように接続され、ドレイン（２）
はＹデコーダＯｐで選択されるように接続され、ソース
（１）はＧＮＤ（イ）に接続されている。Ｙデコーダα
ηで選択されたときにドレイン（２）は抵抗（至）を介
して電源α荀に接続されると共に差動アンプα６）の一
方の入力に接続されている。
ランジスタを用いて構成した半導体記憶装置の読み出し
に係わるメモリ素子から出力までのブロック回路図であ
る。第２図において複数個のメモリ素子（８）がマトリ
ックス状に配列されてメモリエリア（９）が構成され、
メモリ素子（８）のコントロールゲート（７）はＸデコ
ーダαＯで選択されるように接続され、ドレイン（２）
はＹデコーダＯｐで選択されるように接続され、ソース
（１）はＧＮＤ（イ）に接続されている。Ｙデコーダα
ηで選択されたときにドレイン（２）は抵抗（至）を介
して電源α荀に接続されると共に差動アンプα６）の一
方の入力に接続されている。
またメモリ素子を利用したレファレンス用トランジスタ
Ｑ６のゲート（７）は電源α◆に接続され、ドレイン（
２）は差動センスアンプ（１５＋の他方の入力に接続さ
れると共に抵抗αのを介して電源α機に接続され、ソー
ス（３）はＧＮＤ（２）に接続されている。さらに差動
センスアンプ（１６）の出力は出力バッファ０→の入力
に接続され、出力バッファ（嗜の出力は出力端子０９）
に接続されている。
Ｑ６のゲート（７）は電源α◆に接続され、ドレイン（
２）は差動センスアンプ（１５＋の他方の入力に接続さ
れると共に抵抗αのを介して電源α機に接続され、ソー
ス（３）はＧＮＤ（２）に接続されている。さらに差動
センスアンプ（１６）の出力は出力バッファ０→の入力
に接続され、出力バッファ（嗜の出力は出力端子０９）
に接続されている。
次に動作について説明する。まず第１図に示すメモリ素
子（８）において、書き込みは、Ｐ型半導体基板（１）
トソース（３）を接地し、ドレイン（２）とコントロー
ルゲート（７）に高電圧を加えてドレイン（２）とソー
ス（３）間のドレイン（２）近傍でアバランシェブレイ
クダウンを生じさせ、ホットエレクトロンを７０−ティ
ングゲート（５）に注入することによって行なわれる。
子（８）において、書き込みは、Ｐ型半導体基板（１）
トソース（３）を接地し、ドレイン（２）とコントロー
ルゲート（７）に高電圧を加えてドレイン（２）とソー
ス（３）間のドレイン（２）近傍でアバランシェブレイ
クダウンを生じさせ、ホットエレクトロンを７０−ティ
ングゲート（５）に注入することによって行なわれる。
読み出しは、フローティングゲート（５）に電子が注入
されているか否かによってコントロールゲート（７）の
しきい値電圧が異なシ、したがってコントロールゲート
（７）に高低２つのしきい値電圧の中間の電圧を印加し
たときチャネル電流が異なるので、この差を検出するこ
とによって行なえる。
されているか否かによってコントロールゲート（７）の
しきい値電圧が異なシ、したがってコントロールゲート
（７）に高低２つのしきい値電圧の中間の電圧を印加し
たときチャネル電流が異なるので、この差を検出するこ
とによって行なえる。
次に第２図においてメモリ情報の読み出し方法について
説明する。まずメモリエリア（９）内のメモリトランジ
スタ（８）の選択はＸデコーダ（１０でコントロールゲ
ート（７）を選択し、Ｙデコーダα◇でドレイン（２）
を選択し、１つのメモリ素子（８）のみがコントロール
ゲート（７）とドレイン（２）の両方に電圧が印加され
る。フローティングゲート（５）に電子が無い場合は、
メモリ素子のドレイン（２）、ソース（３）間は導通し
、差動センスアンプＱ６１に接地レベルすなわち「Ｌｏ
ｗ ｊレベルの電圧が伝わる。フローテイングゲ−）
（５）に電子が蓄積されている場合は、メモリ素子のド
レイン（２）、ソース（３）間にはほとんど電流が流れ
ず、電源α→から抵抗０を通って［Ｉ−１ｌ−１ｉレベ
ル艇差動センスアンプ（１６＋に伝わる。一方しファレ
ンス用トランジスタＯユは、メモリ素子と同じ構造・機
能を持っているが、メモリ素子として用いるのでなく電
子をフローティングゲート（５）に注入することなくト
ランジスタとして用いる。この場合レファレンス用トラ
ンジスタα→は常に導通状態とナリ、差動センスアンプ
（１５１の他の入力には常に「Ｌｏｗ Ｊレベルの電圧
が伝わる。したがってレファレンス用トランジスタαＱ
からの「Ｌｏｗ Ｊと同程度の信号がメモリエリア（９
）から差動センスアンプ（［５１に伝われば”１”と判
定し、レファレンスαＱからの「ＬＯＷ」レベルよシ高
い「ＨｉｇｈＪレベルの信号が伝われば０”と判淀し、
出力バッファＱ８］を通って出力端０９）に出力される
。ここでレファレンス用トランジスタ０的の構造・機能
が、メモリ素子（８）のそれと同じものが使われている
のは以上説明したように、メモリ素子（８）の消去状態
のＩＤ−ＶＧ特性と同じ特性を持つトランジスタを容易
に得られるからである。
説明する。まずメモリエリア（９）内のメモリトランジ
スタ（８）の選択はＸデコーダ（１０でコントロールゲ
ート（７）を選択し、Ｙデコーダα◇でドレイン（２）
を選択し、１つのメモリ素子（８）のみがコントロール
ゲート（７）とドレイン（２）の両方に電圧が印加され
る。フローティングゲート（５）に電子が無い場合は、
メモリ素子のドレイン（２）、ソース（３）間は導通し
、差動センスアンプＱ６１に接地レベルすなわち「Ｌｏ
ｗ ｊレベルの電圧が伝わる。フローテイングゲ−）
（５）に電子が蓄積されている場合は、メモリ素子のド
レイン（２）、ソース（３）間にはほとんど電流が流れ
ず、電源α→から抵抗０を通って［Ｉ−１ｌ−１ｉレベ
ル艇差動センスアンプ（１６＋に伝わる。一方しファレ
ンス用トランジスタＯユは、メモリ素子と同じ構造・機
能を持っているが、メモリ素子として用いるのでなく電
子をフローティングゲート（５）に注入することなくト
ランジスタとして用いる。この場合レファレンス用トラ
ンジスタα→は常に導通状態とナリ、差動センスアンプ
（１５１の他の入力には常に「Ｌｏｗ Ｊレベルの電圧
が伝わる。したがってレファレンス用トランジスタαＱ
からの「Ｌｏｗ Ｊと同程度の信号がメモリエリア（９
）から差動センスアンプ（［５１に伝われば”１”と判
定し、レファレンスαＱからの「ＬＯＷ」レベルよシ高
い「ＨｉｇｈＪレベルの信号が伝われば０”と判淀し、
出力バッファＱ８］を通って出力端０９）に出力される
。ここでレファレンス用トランジスタ０的の構造・機能
が、メモリ素子（８）のそれと同じものが使われている
のは以上説明したように、メモリ素子（８）の消去状態
のＩＤ−ＶＧ特性と同じ特性を持つトランジスタを容易
に得られるからである。
ところが、上記のようにレファレンス用トランジスタの
ドレインとソース間に常に電圧を加えておく必要がちシ
、レファレンス用トランジスタの構造・機能をメモリ素
子のそれと同じにした場合、長時１’ｊｉの動作でフロ
ーティングゲート構造特有の、ドレイン・ソース間の低
電圧で少しずつフローティングゲートに電子が注入され
て電荷が保持される現象でるるソフトライトが起こるこ
とがめる。
ドレインとソース間に常に電圧を加えておく必要がちシ
、レファレンス用トランジスタの構造・機能をメモリ素
子のそれと同じにした場合、長時１’ｊｉの動作でフロ
ーティングゲート構造特有の、ドレイン・ソース間の低
電圧で少しずつフローティングゲートに電子が注入され
て電荷が保持される現象でるるソフトライトが起こるこ
とがめる。
ソフトライト状態になると基準となるレフアレンス用ト
ランジスタのしきい値が変化してしまい、しきい値変化
が大きくなった場合誤った信号を読み出して伝えること
になり、信頼性が悪くなるという欠点があった。
ランジスタのしきい値が変化してしまい、しきい値変化
が大きくなった場合誤った信号を読み出して伝えること
になり、信頼性が悪くなるという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、フローティングゲートとコントロ
ールゲートとを有する電界効果不揮発性記憶素子と、フ
ローティングゲートを持たない電界効果トランジスタと
、前記記憶素子によって得る可変信号および前記電界効
果トランジスタによって得る信号を２つの入力とする差
動七／スアンプとを備えることによシ、ソフトライトを
防ぎしたがって信頼性を向上させる半導体記憶装置を提
供することを目的としている。
めになされたもので、フローティングゲートとコントロ
ールゲートとを有する電界効果不揮発性記憶素子と、フ
ローティングゲートを持たない電界効果トランジスタと
、前記記憶素子によって得る可変信号および前記電界効
果トランジスタによって得る信号を２つの入力とする差
動七／スアンプとを備えることによシ、ソフトライトを
防ぎしたがって信頼性を向上させる半導体記憶装置を提
供することを目的としている。
以下、この発明の一実施例を図について説明する。第８
図は半導体記憶装置の側断面図である。
図は半導体記憶装置の側断面図である。
第８図においてＰ型Ｓ１半導体基板（１）にメモリ素子
゛（８）すなわち電界効果型不揮発性記憶素子からなる
。
゛（８）すなわち電界効果型不揮発性記憶素子からなる
。
メモリ素子群Ｃ２１）、内部回路のエンハンスメントト
ランジスタ１２２およびデプレッショントランジスタ（
財）からなるトランジスタ群（財）、レファレンス用ト
ランジスタ（ハ）が形成されている。メモリ素子群＠１
）においてドレイン（２〕およびソース（３）が所定間
隔離れて形成され、そのソース・ドレイン聞出すなわち
チャネル領域上には第１の絶縁膜（４）、ポリシリコン
等の電荷の保持および放出が可能な導電体のフローテイ
ングゲー）’ （５）、第２の絶縁膜（６）、ポリ、シ
リコン等の導電体□のコントロールゲート（７）が積層
のブレイクダウン電圧を下げてフローテイングゲー）（
５１ｚの電子注入効率を上げるため、８ｘｘｏｕ〜１０
、Ｘ 、１０ ’、’儂で平均値が６．、 Ｘ １０
”ｃｘのボロンが注入されてＰ型不純物拡散層（２６１
（以後ｒと呼ぶ）が ゛形成されている。トラン
ジスタ群Ｈにおいては、チャネル領域上に第１の絶縁Ｍ
（４）、フローティングゲート（５）と同時に形成さ糺
るゲートシカが積層さ１ 。
ランジスタ１２２およびデプレッショントランジスタ（
財）からなるトランジスタ群（財）、レファレンス用ト
ランジスタ（ハ）が形成されている。メモリ素子群＠１
）においてドレイン（２〕およびソース（３）が所定間
隔離れて形成され、そのソース・ドレイン聞出すなわち
チャネル領域上には第１の絶縁膜（４）、ポリシリコン
等の電荷の保持および放出が可能な導電体のフローテイ
ングゲー）’ （５）、第２の絶縁膜（６）、ポリ、シ
リコン等の導電体□のコントロールゲート（７）が積層
のブレイクダウン電圧を下げてフローテイングゲー）（
５１ｚの電子注入効率を上げるため、８ｘｘｏｕ〜１０
、Ｘ 、１０ ’、’儂で平均値が６．、 Ｘ １０
”ｃｘのボロンが注入されてＰ型不純物拡散層（２６１
（以後ｒと呼ぶ）が ゛形成されている。トラン
ジスタ群Ｈにおいては、チャネル領域上に第１の絶縁Ｍ
（４）、フローティングゲート（５）と同時に形成さ糺
るゲートシカが積層さ１ 。
トド多ンジスタ翰の一合はメモリ□素子（８）のＰ＋１
よシ少ない平均値で４×１０”ｃＩｒＬのボロンが五人
されてＰ型不純物拡散層（ハ）（品後 と呼ぶ）が形成
され、デプレッショントランジスタ（２）の場合はリン
が注入されてＮ型不純物拡散層＠（以後Ｎ＋＋と呼ぶ）
が形成されている。レファレンス用トランジ′スタ０力
においては、チャネル領域上にメモリ素子（８）の第１
の絶縁膜（４）および第２の絶縁膜（６）と同時に形成
されるゲート絶縁膜、コントロールゲート（７）と同時
に形成されるゲート国が積層され、ドレイン（２）とソ
ース（３）間にはメモリ素子（８）のｐ＋＋ ｆｉおよ
びエンハンスメントトランジスタ（社）のＰ＋□□□の
少なくとも一方の注入量と同じボロンが注入されてＰ型
不純物拡散層０υが形成されている。
よシ少ない平均値で４×１０”ｃＩｒＬのボロンが五人
されてＰ型不純物拡散層（ハ）（品後 と呼ぶ）が形成
され、デプレッショントランジスタ（２）の場合はリン
が注入されてＮ型不純物拡散層＠（以後Ｎ＋＋と呼ぶ）
が形成されている。レファレンス用トランジ′スタ０力
においては、チャネル領域上にメモリ素子（８）の第１
の絶縁膜（４）および第２の絶縁膜（６）と同時に形成
されるゲート絶縁膜、コントロールゲート（７）と同時
に形成されるゲート国が積層され、ドレイン（２）とソ
ース（３）間にはメモリ素子（８）のｐ＋＋ ｆｉおよ
びエンハンスメントトランジスタ（社）のＰ＋□□□の
少なくとも一方の注入量と同じボロンが注入されてＰ型
不純物拡散層０υが形成されている。
上記のように構成したものにおいて、レファレンス用ト
ランジスターにはフローティングゲート（５）は無いが
メモリ素子（８）で使われている第１の絶縁膜（４）お
よび第２の絶縁膜（６）がゲート絶縁膜として使われて
いる。一般に第１の絶縁膜（４）おより第２の絶縁膜（
６）の膜厚は４００〜７００穴なので、レファレンス用
トランジスタ彌のゲート絶縁膜の厚みはそれの２倍程に
なり、しき買値電圧は０．１〜０．８ Ｖ程上がる。第
４図にしきい値電産とゲート膜厚の関係を示す。第４図
においてしきい値電圧のばらつきは±０．１ｖ程度であ
る。さらにＰ型不純物拡散層ＳＯには、平均ｆ ６Ｘ１
０”ｃ７ｉＬ”か、４Ｘ１０”ｌ”か、両方を合わせた
１θｘｉｏ”（７）のボロンが注入されているので、第
５図のしき鳩値電圧〜ボロン注大量特性に示すようにレ
ファレンス用トランジスタ（社）のしきい値電圧は広い
範囲に亘って変えられる。通常メモリ素子（８）の消去
状態のしきい値電圧は１．０〜２．ＱＶであシ、レファ
レンス用トラニ／ジスタ（社）のゲート膜厚を厚くする
ことと、チャネル領域を含むＰ型不純物拡散層０◇のボ
ロン注入量を調節することで、レファレンス用トランジ
スタ（社）のしきい値電圧も１．０〜２．ＯＶ Ｋ設定
でき、メモリ素子（８］とほぼ同じ工程で作ることがで
きるので、メモリ素子（８）の消去状態の電流・電圧特
性と同、じ特性を容易に持たせることができる。したが
ってこのレファレンス用トランジスタ（２１ｉｔを第２
図のレファレンス用トランジスタａＱと替えて用いるこ
とにょシ、従来と同様に出力端子（ｉから所望の“１”
または０”の出力を取り出すことができ、且っし７アレ
ンス用トランジスタｔ２ａにはフローティングゲート（
５）が存在しないので、ソフトライトが生じることがな
くしたがって読み出しの信頼性を向上させることができ
る。
ランジスターにはフローティングゲート（５）は無いが
メモリ素子（８）で使われている第１の絶縁膜（４）お
よび第２の絶縁膜（６）がゲート絶縁膜として使われて
いる。一般に第１の絶縁膜（４）おより第２の絶縁膜（
６）の膜厚は４００〜７００穴なので、レファレンス用
トランジスタ彌のゲート絶縁膜の厚みはそれの２倍程に
なり、しき買値電圧は０．１〜０．８ Ｖ程上がる。第
４図にしきい値電産とゲート膜厚の関係を示す。第４図
においてしきい値電圧のばらつきは±０．１ｖ程度であ
る。さらにＰ型不純物拡散層ＳＯには、平均ｆ ６Ｘ１
０”ｃ７ｉＬ”か、４Ｘ１０”ｌ”か、両方を合わせた
１θｘｉｏ”（７）のボロンが注入されているので、第
５図のしき鳩値電圧〜ボロン注大量特性に示すようにレ
ファレンス用トランジスタ（社）のしきい値電圧は広い
範囲に亘って変えられる。通常メモリ素子（８）の消去
状態のしきい値電圧は１．０〜２．ＱＶであシ、レファ
レンス用トラニ／ジスタ（社）のゲート膜厚を厚くする
ことと、チャネル領域を含むＰ型不純物拡散層０◇のボ
ロン注入量を調節することで、レファレンス用トランジ
スタ（社）のしきい値電圧も１．０〜２．ＯＶ Ｋ設定
でき、メモリ素子（８］とほぼ同じ工程で作ることがで
きるので、メモリ素子（８）の消去状態の電流・電圧特
性と同、じ特性を容易に持たせることができる。したが
ってこのレファレンス用トランジスタ（２１ｉｔを第２
図のレファレンス用トランジスタａＱと替えて用いるこ
とにょシ、従来と同様に出力端子（ｉから所望の“１”
または０”の出力を取り出すことができ、且っし７アレ
ンス用トランジスタｔ２ａにはフローティングゲート（
５）が存在しないので、ソフトライトが生じることがな
くしたがって読み出しの信頼性を向上させることができ
る。
なお、上記実施例ではレファレンス用トランジスタ（２
句はメモリ素子（８）の消去時のＩＤ−■Ｇ特性と同じ
特性したがこれに限るものでなく、特性に差があっても
メモリ素子（８）と同じ出力であればよく、さらにメモ
リ素子（８）と異なる出力であってもよい。
句はメモリ素子（８）の消去時のＩＤ−■Ｇ特性と同じ
特性したがこれに限るものでなく、特性に差があっても
メモリ素子（８）と同じ出力であればよく、さらにメモ
リ素子（８）と異なる出力であってもよい。
また上記実施例ではレファレンス用トランジスタ（２均
のゲート彌はメモリ素子（８）のコントロールゲ−ト（
７）の材質と同じとしたが、異なる材質であってもよく
、ゲート絶縁膜はメモリ素子（８〕の第１の絶縁膜（４
）および第２の絶縁膜（６）を積層した構造であったが
、例えば第１の絶縁膜（４）のみとした他の構造であっ
てもよく、さらＫＰ型不純物拡散層０］）のボロン注入
量はメモリ素子（８）のＰ＋＋（２６）のボロン注入量
および内部回路のエンノ・ンスメントトランジスタ翰の
Ｐ＋ｅ２８）のボロン注入量の少なくとも一方の注入量
としたが、他の注入量でもよく、また他の不純物でもよ
く、同様に所期の目的を達し得る。
のゲート彌はメモリ素子（８）のコントロールゲ−ト（
７）の材質と同じとしたが、異なる材質であってもよく
、ゲート絶縁膜はメモリ素子（８〕の第１の絶縁膜（４
）および第２の絶縁膜（６）を積層した構造であったが
、例えば第１の絶縁膜（４）のみとした他の構造であっ
てもよく、さらＫＰ型不純物拡散層０］）のボロン注入
量はメモリ素子（８）のＰ＋＋（２６）のボロン注入量
および内部回路のエンノ・ンスメントトランジスタ翰の
Ｐ＋ｅ２８）のボロン注入量の少なくとも一方の注入量
としたが、他の注入量でもよく、また他の不純物でもよ
く、同様に所期の目的を達し得る。
以上のように、この発明によればフローティングゲート
とコントロールゲートとを有する電界効果不揮発性記憶
素子と、フローティングゲートを持たない電界効果トラ
ンジスタと、前記記憶素子によって得る可変信号および
前記電界効果トランジスタによって得る信号を２つの入
力とする差動センスアンプとを備えたので、前記電界効
果トランジスタを前記記憶素子のレファレンス用トラン
ジスタとし動作させることができ、且つソフトライトを
防止することができ、したがって信頼性を向上させるこ
とができるという効果がある。
とコントロールゲートとを有する電界効果不揮発性記憶
素子と、フローティングゲートを持たない電界効果トラ
ンジスタと、前記記憶素子によって得る可変信号および
前記電界効果トランジスタによって得る信号を２つの入
力とする差動センスアンプとを備えたので、前記電界効
果トランジスタを前記記憶素子のレファレンス用トラン
ジスタとし動作させることができ、且つソフトライトを
防止することができ、したがって信頼性を向上させるこ
とができるという効果がある。
第１図は電界効果不揮発性記憶素子を示す側断面図、第
２図は従来の半導体記憶装置の読み出し回路図、第８図
はこの発明の一実施例による半導体記憶装置の側断面図
、第４図はしきい値電圧−ゲート膜厚特性図、第５図は
しきい値電圧−ボロン注入量特性図である。 図において（１）は半導体基板、（５）はフローティン
グゲート、（７）はコントロールゲート、（８）は電界
効果不揮発性記憶素子、θ５１は差動センスアンプ、伐
４）ハ電界効果トランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛野信− 第１図 第２図
２図は従来の半導体記憶装置の読み出し回路図、第８図
はこの発明の一実施例による半導体記憶装置の側断面図
、第４図はしきい値電圧−ゲート膜厚特性図、第５図は
しきい値電圧−ボロン注入量特性図である。 図において（１）は半導体基板、（５）はフローティン
グゲート、（７）はコントロールゲート、（８）は電界
効果不揮発性記憶素子、θ５１は差動センスアンプ、伐
４）ハ電界効果トランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛野信− 第１図 第２図
Claims (4)
- （１）半導体基板内に形成され、コント白−ルゲートに
電圧を印加するととによって、フローティ７グゲートが
消萎・書き込みのどちらかの状態にあるかを読み出し可
能な可変しきい値型電界効果不揮発性記憶素子、前記半
導体基板と四二基板内に形成された電界効果トランジス
タ、前記記憶素子から得る可変信号および前記トランジ
スタから得る信号を２つの入力とする差動センスアンプ
を備えた半導体記憶装置。 - （２）電界効果トランジスタは記憶素子の消去状態の出
力と同じ出力を持つ特許請求の範囲第１項に記載の半導
体記憶装置。 □ - （３）電界効果トランジスタのゲート絶縁膜は、記憶□
素子のフローティングゲート絶縁膜にコントロニールゲ
ート絶縁膜を積層させた構造である特許請求の範囲第１
項ま、たは第２項に記載の半導体記憶装置。 - （４）電界効果トランジスタのゲートの材質は記憶素子
（Ｄ ニア ７ ）ロールゲートの材質勺同じである特
許請求の範囲第１項ないし第８項のいずれかに記載の半
導体記憶装置。 （５Ｊ電界効果トランジスタのチャネル領域の不純物注
入量、は記憶素子のチャネル領域の不純物注入量および
同一半導体基板内の他のＭＯＳ）ランジスタノチャネル
領域の不純物注入量の少なくとも一方の不純物注入量で
ある特許請求の範囲第１項ないし第４項のいずれかに記
載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210725A JPS5999760A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210725A JPS5999760A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999760A true JPS5999760A (ja) | 1984-06-08 |
Family
ID=16594064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210725A Pending JPS5999760A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999760A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947221A (en) * | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
| US5243210A (en) * | 1987-02-21 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US5642308A (en) * | 1989-10-20 | 1997-06-24 | Fujitsu Limited | Nonvolatile semiconductor memory apparatus |
-
1982
- 1982-11-29 JP JP57210725A patent/JPS5999760A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947221A (en) * | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
| US5243210A (en) * | 1987-02-21 | 1993-09-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US5642308A (en) * | 1989-10-20 | 1997-06-24 | Fujitsu Limited | Nonvolatile semiconductor memory apparatus |
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