JPS60101656A - バツフア記憶装置 - Google Patents
バツフア記憶装置Info
- Publication number
- JPS60101656A JPS60101656A JP58209416A JP20941683A JPS60101656A JP S60101656 A JPS60101656 A JP S60101656A JP 58209416 A JP58209416 A JP 58209416A JP 20941683 A JP20941683 A JP 20941683A JP S60101656 A JPS60101656 A JP S60101656A
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は主記憶装置上のデータの写し全ブロック単位
で格納するバッファ日己憶装置に関し、特にそのバッフ
ァ記憶装置に固定エラーが発生した場合の処理に関する
ものである。
で格納するバッファ日己憶装置に関し、特にそのバッフ
ァ記憶装置に固定エラーが発生した場合の処理に関する
ものである。
従来この種の装置として第１図に示すものがあった。図
において１１）はアドレスレジスタでアリ、演算処理装
置からアクセス要求のめったアドレス情報（主記憶装置
にアクセスするためのアドレス情報）全保持する。１２
１はデルタアレイで主記憶装置のデータの写し全ブロッ
ク単位で格納し、（３）はデータアレイ（２）のアドレ
ス情報を格納するアドレスアレイである。（４１はアド
レスレジスタｆｉ＋の内容がアドレスアレイ（３）内に
存在するか否かヲｖ爾べるための比較回路（図面り己号
をＣ１ｖＩＫ）とする）、１５）は縮退情報ｆｔ自己憶
する縮退レジスタ、（５）はエンコーダ（ＥＮＣＯＤＥ
Ｒ）である。ところで、第１図に示す実施例ではダーク
アレイ＋２１内には８×６４個のデータが格納されてお
り、８０つ×６４カラムに配列されている。データアレ
イ（２１内のデータの配列に対応して当該データのアド
レス情報もアドレスアレイ（３１内に８０つ×６４カラ
ムに配列されている。アクセスすべきデータの主記憶装
置内でのアドレスがアドレスレジスタ（１）にセットさ
れ、最初しＣ１このアドレスレジスタ（１）にセットさ
れた了ドレスに対応するデータがデータアレイ（２１内
に存在するか否かカｉＪべりれる。アドレスレジスタ（
１）にセットされるアドレスの１位６ビツトがブロック
内アドレス情報であるカラムアドレスとしてアドレスア
レイ（：３）の和尚するカラムにアクセスする。アドレ
スアレイｆ３＋内の１つのカラムの１つのロウによって
定められる記憶位置には、データアレイ（２１内の四−
のカラムの同一のロウに格納されているデータの、主記
憶装置内のアドレスのうち下位６ビツトのカラムアドレ
スを除いたアドレス１ｎ報か記ｔＷされている。したが
って、アドレスレジスタ（１；にセットされたアドレス
のうちのカラムアドレスでアドレスアレイ（３）のカラ
ム金選択し、四−カラムに桓する８個のロウのデータを
同時に読出し、との読出したデータのそれぞれをアドレ
スレジスタ（１）にセットされたアドレスのうちのカラ
ムアドレスを除く他のビットと比較回路（４１で比較し
、８個の比較回路（４）のうち比較一致を示す信号（仮
に論理「１」の信号とする）を出力するものが１つあれ
ば、アドレスレジスタ（１）にセットされたアドレスに
対応するデータはデータアレイ（２１内に存在すること
を意味する。また、そのデータはカラムアドレスにより
定められるカラムに存在し、かつ、此程回路（４）の出
力が論理「１」全示すロウに存在することを意味する。
において１１）はアドレスレジスタでアリ、演算処理装
置からアクセス要求のめったアドレス情報（主記憶装置
にアクセスするためのアドレス情報）全保持する。１２
１はデルタアレイで主記憶装置のデータの写し全ブロッ
ク単位で格納し、（３）はデータアレイ（２）のアドレ
ス情報を格納するアドレスアレイである。（４１はアド
レスレジスタｆｉ＋の内容がアドレスアレイ（３）内に
存在するか否かヲｖ爾べるための比較回路（図面り己号
をＣ１ｖＩＫ）とする）、１５）は縮退情報ｆｔ自己憶
する縮退レジスタ、（５）はエンコーダ（ＥＮＣＯＤＥ
Ｒ）である。ところで、第１図に示す実施例ではダーク
アレイ＋２１内には８×６４個のデータが格納されてお
り、８０つ×６４カラムに配列されている。データアレ
イ（２１内のデータの配列に対応して当該データのアド
レス情報もアドレスアレイ（３１内に８０つ×６４カラ
ムに配列されている。アクセスすべきデータの主記憶装
置内でのアドレスがアドレスレジスタ（１）にセットさ
れ、最初しＣ１このアドレスレジスタ（１）にセットさ
れた了ドレスに対応するデータがデータアレイ（２１内
に存在するか否かカｉＪべりれる。アドレスレジスタ（
１）にセットされるアドレスの１位６ビツトがブロック
内アドレス情報であるカラムアドレスとしてアドレスア
レイ（：３）の和尚するカラムにアクセスする。アドレ
スアレイｆ３＋内の１つのカラムの１つのロウによって
定められる記憶位置には、データアレイ（２１内の四−
のカラムの同一のロウに格納されているデータの、主記
憶装置内のアドレスのうち下位６ビツトのカラムアドレ
スを除いたアドレス１ｎ報か記ｔＷされている。したが
って、アドレスレジスタ（１；にセットされたアドレス
のうちのカラムアドレスでアドレスアレイ（３）のカラ
ム金選択し、四−カラムに桓する８個のロウのデータを
同時に読出し、との読出したデータのそれぞれをアドレ
スレジスタ（１）にセットされたアドレスのうちのカラ
ムアドレスを除く他のビットと比較回路（４１で比較し
、８個の比較回路（４）のうち比較一致を示す信号（仮
に論理「１」の信号とする）を出力するものが１つあれ
ば、アドレスレジスタ（１）にセットされたアドレスに
対応するデータはデータアレイ（２１内に存在すること
を意味する。また、そのデータはカラムアドレスにより
定められるカラムに存在し、かつ、此程回路（４）の出
力が論理「１」全示すロウに存在することを意味する。
どの比較回路（４：からも論理ｒ Ｉ Ｊ’ｅ示す信号
が出力されぬときはそのアドレスに対応するデータはデ
ータアレイ（２；内に存在しないことを示す。したがっ
て、比較回路（４１の出力によって（エンコーダ（６）
を介して）データアレイ（２）のロウにアクセスし、ア
ドレスレジスタ（１）にセットされたアドレスのうちの
カラムアドレスによってデータアレイ（２）のカラムに
アクセスしてアドレスレジスタ（１）にセットされたア
ドレスのデータケデータアレイ（２１から読出すことが
できる。
が出力されぬときはそのアドレスに対応するデータはデ
ータアレイ（２；内に存在しないことを示す。したがっ
て、比較回路（４１の出力によって（エンコーダ（６）
を介して）データアレイ（２）のロウにアクセスし、ア
ドレスレジスタ（１）にセットされたアドレスのうちの
カラムアドレスによってデータアレイ（２）のカラムに
アクセスしてアドレスレジスタ（１）にセットされたア
ドレスのデータケデータアレイ（２１から読出すことが
できる。
こうして臨出されたデータは、たとえばパリティチェッ
カによって、その符号誤りの有無が検査され、符号誤り
がなければ正しいデータとして用いられ、杓号誤りが１
９）出された場合＆：Ｉ： １９＋ ＞ｉ、：のエラー
処理が行われ、このエラー処理によってバッファ記憶装
置のハードウェアにおける固Ｗエラーであることが検出
されると、データアレイ（２１のうちの同市エラーに関
連した１部分を等価的に切ン；１しず縮退処理を行う。
カによって、その符号誤りの有無が検査され、符号誤り
がなければ正しいデータとして用いられ、杓号誤りが１
９）出された場合＆：Ｉ： １９＋ ＞ｉ、：のエラー
処理が行われ、このエラー処理によってバッファ記憶装
置のハードウェアにおける固Ｗエラーであることが検出
されると、データアレイ（２１のうちの同市エラーに関
連した１部分を等価的に切ン；１しず縮退処理を行う。
従来の縮退処理では、同定エフ−に１ｖ１迎したロウ（
１！ １図に示す例ではロウＡ３が固定エラーに関連し
たロウとする）ｔｖｙｙ４号に対応する縮退レジスタ（
５１のビットにが４埋「１」ケセノトし、Ｉ＋ｉｉ：！
埋「１」がセットされているビットにズ・１応する比較
回路（４１からは比較の五′：米いかんにかかわらず席
に６５５．埋「０」を出力させる。しプＣかって、Ｅｉ
’＋ １図にか・１線で力＼し７−二ように、データア
レイ１２）においてもアドレスアレイ（３）においても
ロウナ３は切りＭｌされたと等イ曲になる。
１！ １図に示す例ではロウＡ３が固定エラーに関連し
たロウとする）ｔｖｙｙ４号に対応する縮退レジスタ（
５１のビットにが４埋「１」ケセノトし、Ｉ＋ｉｉ：！
埋「１」がセットされているビットにズ・１応する比較
回路（４１からは比較の五′：米いかんにかかわらず席
に６５５．埋「０」を出力させる。しプＣかって、Ｅｉ
’＋ １図にか・１線で力＼し７−二ように、データア
レイ１２）においてもアドレスアレイ（３）においても
ロウナ３は切りＭｌされたと等イ曲になる。
従来の縮退処理は以上のよ″）＆（イエわれるので、切
シ離す必要のないメモリ部分逢で切υ［１１ｆず給果に
なるという欠点があった。たとえば、カラムアドレスの
６ビツトがｒ ００００１０ Ｊ のようなビットパタ
ーンでカラムナ２が選択′され、ロウ寺３に対応する比
較回路（４１から論理「］」の信号が出て、データアレ
イ（２）のロウ寺３カラム≠２のデータが読出され、こ
のデータに符号誤りがあってエラー処理の結果、ハード
ウェアの固定エラーと判定されたとき、固定エラーの存
在するデータアレイ（２；の部分はロウ寺３カラムナ２
にヌ・ｊ応するメモリ部分だけであるのに、ロウ寺３に
糾するすべてのカラムが縮退レジスタ（５１によって切
離され、バッファ記憶装置のヒツト重金不安に低下させ
るという欠点があった。
シ離す必要のないメモリ部分逢で切υ［１１ｆず給果に
なるという欠点があった。たとえば、カラムアドレスの
６ビツトがｒ ００００１０ Ｊ のようなビットパタ
ーンでカラムナ２が選択′され、ロウ寺３に対応する比
較回路（４１から論理「］」の信号が出て、データアレ
イ（２）のロウ寺３カラム≠２のデータが読出され、こ
のデータに符号誤りがあってエラー処理の結果、ハード
ウェアの固定エラーと判定されたとき、固定エラーの存
在するデータアレイ（２；の部分はロウ寺３カラムナ２
にヌ・ｊ応するメモリ部分だけであるのに、ロウ寺３に
糾するすべてのカラムが縮退レジスタ（５１によって切
離され、バッファ記憶装置のヒツト重金不安に低下させ
るという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、この発明ではロウに対してたけで
なく、カラムにヌ＝Ｊ しても縮退レジスタを設け、２
つの縮退レジスタのビットの論理積しこよって切り離し
を行うようにしたものでるる〔発明の実施例〕 以下この発明の実施例を図面について説明する。
めになされたもので、この発明ではロウに対してたけで
なく、カラムにヌ＝Ｊ しても縮退レジスタを設け、２
つの縮退レジスタのビットの論理積しこよって切り離し
を行うようにしたものでるる〔発明の実施例〕 以下この発明の実施例を図面について説明する。
第２図はこの発明の一実施例を示すブロック図で、＠１
図と同一符号は同−又は相当部分？示し、ＩＪは４１図
の（５）に相当するロウ方向ｈ’＋退レジスタ、（２り
はカラム方向縮退レジスタである。ｌことえば、カラム
≠２、ロウ寺３のデータをデータアレイ（２）から読出
して杓号誤りを検出し、エラー処理の結果データアレイ
（２１の同定エラーと判定し７ことき、縮退レジスタＱ
（ｊのす３のビットと、Ｉ’！’を退レジスタ（２１）
のす２のビットとに簡埋「１」全セットする。
図と同一符号は同−又は相当部分？示し、ＩＪは４１図
の（５）に相当するロウ方向ｈ’＋退レジスタ、（２り
はカラム方向縮退レジスタである。ｌことえば、カラム
≠２、ロウ寺３のデータをデータアレイ（２）から読出
して杓号誤りを検出し、エラー処理の結果データアレイ
（２１の同定エラーと判定し７ことき、縮退レジスタＱ
（ｊのす３のビットと、Ｉ’！’を退レジスタ（２１）
のす２のビットとに簡埋「１」全セットする。
次に第３図は第２図における比較回路＋４１γ１ＪｊＦ
、効化するための制御回路の設計例金星すブロック図で
、２ｔ！２図と同一４１号は同一部分を７１・し、（３
１）はセレクタ、（３２）はカラムアドレス、（３３）
はアンドゲートである。カラム方向縮退レジスタ（２υ
の各ビットのうち、カラムアドレス（３２）と一致する
Ｘｉ号のビットの論理がセレクタ（３υから読出されで
アンドゲート（３３） ｉ制御するので、縮退レジスタ
１２１Ｊに論理「１」がセットされているロウにヌ・１
応する比較回路（４１が、カラムアドレス（３２〕が幼
退レジスタ（２υに論理ｒｌＪがセットされているカラ
ム位置金星している間だけ無効化されるので、第２図に
示す例ではロウ寺３、カラムナ２に対応するメモリ部分
だけが切りＰＩＩＩされることになる。なおｉ＠ ３
図のレジスタ（２υとセレクタ（３υによってｌビット
（］４アドレスのＲＡＭ？構成しカラムアドレスによっ
てアクセスするよう構成することができる。
、効化するための制御回路の設計例金星すブロック図で
、２ｔ！２図と同一４１号は同一部分を７１・し、（３
１）はセレクタ、（３２）はカラムアドレス、（３３）
はアンドゲートである。カラム方向縮退レジスタ（２υ
の各ビットのうち、カラムアドレス（３２）と一致する
Ｘｉ号のビットの論理がセレクタ（３υから読出されで
アンドゲート（３３） ｉ制御するので、縮退レジスタ
１２１Ｊに論理「１」がセットされているロウにヌ・１
応する比較回路（４１が、カラムアドレス（３２〕が幼
退レジスタ（２υに論理ｒｌＪがセットされているカラ
ム位置金星している間だけ無効化されるので、第２図に
示す例ではロウ寺３、カラムナ２に対応するメモリ部分
だけが切りＰＩＩＩされることになる。なおｉ＠ ３
図のレジスタ（２υとセレクタ（３υによってｌビット
（］４アドレスのＲＡＭ？構成しカラムアドレスによっ
てアクセスするよう構成することができる。
〔発明の効果Ｊ
以上のようにこの発明によれは、ロウ方向ｆｔｌ！ｉ退
レジスタと共にカラム方向縮退レジスタを設けその論理
積によシ切９離しを行うようにしたので、従来のように
ｉＥ常々メモリ部分を切り離すことがないため、従来の
ものよりも、ヒツト率の低下を小さくすることができる
。
レジスタと共にカラム方向縮退レジスタを設けその論理
積によシ切９離しを行うようにしたので、従来のように
ｉＥ常々メモリ部分を切り離すことがないため、従来の
ものよりも、ヒツト率の低下を小さくすることができる
。
第１図は従来の装置金星すブロック図、纂２図はこの発
明の一実施例を示すブロック図、第３図は第２図におけ
る比軟回路を無効化するための制御回路の設計例金星す
フロック図である。 （１）・・アドレスレジスタ、（２１・・・データアレ
イ、（３１・・・アドレスアレイ、（４１・・・比１・
ｑ１０１ｒ４．１２１Ｊ・・・ロウブチ向縮退レジスタ
、（２す・・・カラム方向線つ民レジスタ。 尚、各図中同一符号は同−又は相当ｔｔｌ１分・金星づ
−０代理人 大 岩 窄 雄 第１図 市廿示牡士五イ。 −一ロウ
明の一実施例を示すブロック図、第３図は第２図におけ
る比軟回路を無効化するための制御回路の設計例金星す
フロック図である。 （１）・・アドレスレジスタ、（２１・・・データアレ
イ、（３１・・・アドレスアレイ、（４１・・・比１・
ｑ１０１ｒ４．１２１Ｊ・・・ロウブチ向縮退レジスタ
、（２す・・・カラム方向線つ民レジスタ。 尚、各図中同一符号は同−又は相当ｔｔｌ１分・金星づ
−０代理人 大 岩 窄 雄 第１図 市廿示牡士五イ。 −一ロウ
Claims (1)
- 【特許請求の範囲】 計算機の主記憶装置上のデータの写しをブロック単位で
格納するバッファ記憶装置において、上記主記憶装置に
アクセスするためのアドレス情報がセットされるアドレ
スレジスタと、同一ブロックを構成する複数個のデータ
がカラム方向に順番に配列され、複数個のブロックのデ
ータがロウ方向に配列されて格納されるデータアレイと
、 このデータアレイ中のデータ配列に対応してカラム方向
とロウ方向に配列され、対応するデータのアドレス情報
のうちのブロック内アドレス情報であるカラムアドレス
を除くアドレス情報のビットパターンが格納されている
アドレスアレイと、上ｔｉ己子アドレスレジスタセット
されたアドレス情報のうちの上記カラムアドレスによシ
上記アドレスアレイの検数のロウを同時に読出し、この
読出した情報をそれぞれ上６Ｂアドレスレジスタにセッ
トされたアドレス情報のうちの上記カラムアドレスを除
くアドレス情報のビットパターンと比較するそれぞれの
比較回路と、 比較回路の出力が比＄ −＃を示すロウと上記カラムア
ドレスにより指足されるカラム１〜Ｌｌ＋ｉのデータ金
上記データアレイがら読出す手段と、とＶ読出したデー
タの検査の紀ｆ朱、ハードウェアに固定エラーありと判
定した場合、ロウ方向縮退レジスタの当該ロウに対応す
るビットに論理「１」全設定し、カラム方向縮退レジス
タの当該カラムに刈ＪＣ，ｖするビットに−（ｌＩ里’
Ｉ Ｊ （ｌｌ’Ｎｔ＞１ミする手段と、 上記カラムアドレス〃・上記ツノラム方向権退レジスタ
内の６１ｉ埋「１」のビットのビット番号金星している
場合、上記ロウ方向縮退レジスタ内の論理ｒｌＪのビッ
トのビット番号に対応するロウの比較回路と無効化する
手段とをＩｔｊ＋えたことを特徴とするバッファ記憶装
＠。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209416A JPS60101656A (ja) | 1983-11-08 | 1983-11-08 | バツフア記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209416A JPS60101656A (ja) | 1983-11-08 | 1983-11-08 | バツフア記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101656A true JPS60101656A (ja) | 1985-06-05 |
Family
ID=16572515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209416A Pending JPS60101656A (ja) | 1983-11-08 | 1983-11-08 | バツフア記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101656A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251855A (ja) * | 1986-04-23 | 1987-11-02 | Nec Corp | リプレ−スメント方式 |
| JPS63178354A (ja) * | 1987-01-20 | 1988-07-22 | Hitachi Ltd | バツフアメモリのリプレ−ス制御方式 |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
-
1983
- 1983-11-08 JP JP58209416A patent/JPS60101656A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251855A (ja) * | 1986-04-23 | 1987-11-02 | Nec Corp | リプレ−スメント方式 |
| JPS63178354A (ja) * | 1987-01-20 | 1988-07-22 | Hitachi Ltd | バツフアメモリのリプレ−ス制御方式 |
| US8060698B2 (en) | 2006-02-27 | 2011-11-15 | Fujitsu Limited | Method and apparatus for controlling degradation data in cache |
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