JPH0743678B2 - フオールト・トレラント・メモリ・システム - Google Patents

フオールト・トレラント・メモリ・システム

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JPH0743678B2
JPH0743678B2 JP2056827A JP5682790A JPH0743678B2 JP H0743678 B2 JPH0743678 B2 JP H0743678B2 JP 2056827 A JP2056827 A JP 2056827A JP 5682790 A JP5682790 A JP 5682790A JP H0743678 B2 JPH0743678 B2 JP H0743678B2
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チン‐ロング・チエン
ジヨン・アトキンソン・フイフイールド
ハワード・レオ・カルター
テイン‐チイー・ロ
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インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はフオールト・トレラント計算機メモリ・システ
ムに係り、特にエラー訂正符号化方式をチツプ・レベル
及びシステム・レベルの両方で使用する計算機メモリ・
システムに係る。更に具体的には、本発明はシステム・
レベルでのエラー回復に重要なハード・エラーの再現を
可能にするオンチツプのエラー訂正及びロツクアツプ手
段を有するメモリ・チツプに係る。
B.従来の技術とその課題 半導体メモリ・チツプの集積度が上がるにつれて、オン
チツプ・エラー訂正のような追加のエラー訂正方法が益
々重要になつてきている。一般に、チツプに生じるメモ
リ・エラーはハード・エラー及びソフト・エラーに分け
ることができる。ソフト・エラーは一時的な事象であつ
て、例えばアルフア粒子の衝突によつて引起こされた
り、「弱いセル」を形成するプロセス上の原因で生じた
りする。弱いセルとは、特有の電圧又はデータ・パター
ンの印加でエラーを起こすもの、或いは、雑音、印刷イ
メージ・サイズ又はイメージ・トラツキングの影響を受
け易いものである。チツプの密度が上がると、ソフト・
エラーの生起頻度も高くなり、従つてオンチツプ・エラ
ー訂正能力（特にソフト・エラーに対するもの）がより
必要になる。
普通はエラー訂正回路で訂正できるソフト・エラーの発
生に加えて、ハード・エラーが生じる可能性もある。ハ
ード・エラーは、素子の汚染等の不完全な製造条件が原
因になつていることが多い。メモリ密度が高い程、完全
な製造は難しくなり、従つてソフト・エラーに加えてハ
ード・エラーの生じる可能性が高くなる。しかし、ハー
ド・エラーは一般に繰返し生じるという性質があり、そ
れを利用してエラー訂正が行われる。メモリ・システム
（チツプ）に生じるハード・エラーの一般的な形の１つ
に固定障害がある。これは、特定のピツト位置が常に０
又は１になつているエラーである。
メモリ・システムに適用できる多くの異なつたエラー訂
正符号が提案されているが、最もポピュラーなのは、符
号ワード間の最小距離が４のものであろう。この符号
は、単一エラー訂正及び２重エラー検出（SEC/DED）の
能力を持つており、その信頼性には定評がある。また、
簡単な回路で容易に実現することができる。明らかに、
単一エラーであれば、それがハード・エラーかソフト・
エラーかには関係なく、SEC/DED符号では問題はない。
２重エラーは、検出はできるが、一般には訂正すること
はできない。特に、２重ソフト・エラーの場合は、この
ような符号を用いる限り訂正は難しい。しかし、２重エ
ラーがいずれもハード・エラーの場合、又はハード・エ
ラーが１つ及びソフト・エラーが１つの場合は、２重エ
ラー訂正のために補数化／再補数化アルゴリズムを利用
できる。このアルゴリズムは２重補数化アルゴリズムと
も呼ばれており、例えば1984年３月に発行されたIBM Jo
urnal of Research and Developmentの124〜134頁に掲
載されているC.L.Chen及びM.Y.Hsiaoの論文 “Error-Correcting Code for Semiconductor Memory Applications a State-of-the-Art Review"に記
載されている。このアルゴリズムは、ハード・エラーに
は一般に再現性があるという事実を利用している。その
結果、エラーの生じたビツト位置を識別することができ
るようになり、それに基いて２重エラー訂正が行われ
る。このように、ハード・エラーの再現可能性により、
ハード−ハード・エラー又はハード−ソフト・エラーが
生じ得る情報記憶システムの信頼性を、符号ワード長を
増すことなく、改善することができるようになる。従つ
て、ハード・エラーの再現可能性をなくすようなメモリ
・チツプ設計では、通常のSEC/DED符号を用いたシステ
ム・レベルの２重エラー訂正に支障が出る。
メモリ・アーキテクチヤ自身もエラー訂正に一役買つて
いる。特に、各ビツトが別々のメモリ・チツプから供給
されるようにしてダブル・ワード（64ビツト）のメモリ
・データをアクセスするものが望ましい。このメモリ・
アーキテクチヤは、高速性及び信頼性の点でも優れてい
る。以下では、ダブル・ワードのデータに対するエラー
訂正をシステム・レベル・エラー訂正（及び検出）と呼
ぶ。少なくとも１つのハード・エラーを含む２重エラー
を訂正するための補数化／再補数化アルゴリズムが使用
されるのはこのレベルである。その場合、所定数のメモ
リ・チツプが冗長符号化情報（検査ビツト）専用の記憶
装置として用いられる。
従つて、回路実装密度の高いメモリ・システムでは、オ
ンチツプのエラー訂正及び検出能力を持たせるのが望ま
しい。SEC/DED符号自体は１ビツトしか訂正できないの
で、誤訂正を防ぐため、多重エラーが検出された場合は
エラー訂正を禁止する必要がある。そうすれば、多重エ
ラーによりSEC/DEDシステムが正しいデータ・ビツトを
誤つて変更するようなことはなくなる。その場合、変更
されないデータ・ワードから有効検査ビツトを生成し
て、オンチツプECCシステムを介する書戻し（適切な検
査ビツトを含むオンチツプECCワードをDRAMセルに戻す
こと）を行うことにより、多重エラー条件がクリアされ
る。このシステムでは、データ・ワードの完全性に対す
るダメージは元の多重エラーに限定される。これらのエ
ラーは最早検出できないが、ECCシステムが以降のアク
セスでデータ・ワードを劣化させることはない。
この方法を用いれば、チツプ・レベルでのすべてのエラ
ーはソフト・エラーのように見える。予想データをECC
ワード全体と比較するパターン・テストを製造時に行う
ことにより、不良メモリ・セルを効果的に検出すること
ができる。エラー・ビツトは容易に発見され、テスト中
のハードウエアの質を容易に評価できる。しかし、メモ
リ・システムの実際の動作では、全ECCワードがメモリ
・チツプから読出されるわけではなく、一般に読出され
るビツトの数は少ない。そのため、チツプ・データ・ワ
ードに多重エラーが生じた時、エラー・ビツトを見落と
す可能性が高くなる。システム・レベルでのこのような
訂正不能エラーは重大なシステム故障を引き起こし得
る。このようなエラーが生じると、一般に以後のメモリ
動作は中止される。従つて、メモリの信頼性を高めるた
めに、システム・レベル・エラー訂正及び検出回路を用
いるのが望ましい。これが、本発明が解決しようとする
課題でる。特に、システム・レベルでは、補数化／再補
数化アルゴリズムを用いて、普通では訂正できない２重
エラーを訂正できるようにすることにより、メモリ・シ
ステムの全体的な信頼性を高めるのが望ましい。補数化
／再補数化アルゴリズムはハード・エラーの再現可能性
に依存しているが、オンチツプ・エラー訂正では、所与
のチツプに関連するハード・エラーの存在を実際にマス
クすることができる。その具体的な例をあとで説明す
る。従つて、本発明は、チツプ・レベルのエラー訂正シ
ステムとシステム・レベルでのエラー訂正システムとの
間に存在し得る対立を解決するものである。
C.課題を解決するための手段 本発明は、計算機のメモリ・システムの全体的な信頼性
を高めることを目的としており、その一態様として、複
数のメモリ・ユニツトを含むフオールト・トレラント計
算機メモリ・システムを提供する。各メモリ・ユニツト
は、複数のメモル・セルと、ユニツト・レベルのエラー
訂正及び検出手段を含む。ユニット・レベルでは、この
他に訂正不能エラーの存在を示すための複数の手段も含
まれる。これらの手段はそれぞれ異なつたメモリ・ユニ
ツトに関連している。訂正不能エラー表示手段は、訂正
不能エラーは生じた時に、その関連するメモリ・ユニッ
トからの少なくとも１つの出力ビツトを固定値にセツト
する。メモリ・ユニツトは、それらからのデータを受取
るシステム・レベル・レジスタを介して互いに結合する
のが好ましい。また、メモリ・システムはシステム・レ
ベル・レジスタからデータを受取るシステム・レベル訂
正及び検出手段を含むのが好ましい。本発明の良好な実
施例では、メモリ・ユニツトは、オンチツプ・エラー訂
正及び検出手段を備えた半導体メモリ・チツプである。
各チツプはワード・サイズのシステム・レベル・レジス
タへ１ビツトの情報を供給する。このレジスタはシステ
ム・レベル・エラー訂正及び検出能力を持つている。
本発明の動作では、所与のチツプに関連する訂正不能エ
ラーが生じると、そのチツプの出力が強制的に固定値に
される。その結果、続いてシステム・レベル・エラー表
示が出ることは殆んど確実であるが、強制されたチツプ
・エラーの再現可能性のため、システム・レベル・エラ
ー訂正及び検出回路は補数化／再補数化による訂正を実
行することができる。このように、本発明では、１つの
メモリ・ユニツト（チツプ）の出力を強制的に固定値に
しているが、それによつて強制されたエラーには再現可
能性があるので、メモリ・システムの全体的な信頼性は
高まる。すなわち、１つのエラー訂正要素が事実上滅勢
されても、メモリ・システムの全体的な信頼性を上げる
ことができるのである。
D.実施例 まず、本発明を適用し得るメモリ構成を第２図に示す。
図示の構成は、メモリ・ユニツト10として72個のメモリ
・チツプ（＃１〜＃72）を含んでいるが、本発明は半導
体メモリに限定されるものではなく、複数のメモリ・ユ
ニツトがそれぞれ１つ又は複数の出力ビツトをレジスタ
へ供給し且つユニツト・レベル及びシステム・レベルの
エラー訂正回路が使用される任意のメモリ・システムに
適用できる。第２図のシステムでは、72個のメモリ・ユ
ニツト（チツプ＃１〜＃72）のそれぞれは単一ビツトを
１つのシステム・レベル・レジスタ25へ供給する。レジ
スタ25は、システム・レベル・エラー訂正回路（ECC）3
0を介してデータを出力する。各メモリ・ユニツト10も
チツプ・レベル・エラー訂正回路（ECC）20を備えてい
る。
第２図に示す特定のシステムでは、選択されたワード線
14に137ビツトのワードが現われるように、セル・アレ
イ12を構成している。137ビツトのうち128ビツトはデー
タ・ビツトであり、残りの９ビツトはパリテイ検査ビツ
トである。オンチツプの単一エラー訂正及び２重エラー
検出にはこれで十分である。ワード線14からは137ビツ
トのセル・アレイ情報16が選択され、チツプ・レベル・
エラー訂正回路20へ送られる。回路20は128ビツトの訂
正済みデータをスタテイツク・レジスタ18へ供給する。
図には示していないが、メモリ・ユニツト10にはアドレ
ス・フイールド情報も供給され、デコーダ22はそれに応
答してスタテイツク・レジスタ18からの128ビツトのう
ちの１ビツトを出力ビツトとして選択する。72個のチツ
プ＃１〜＃72からのデコーダ出力はレジスタ25の対応す
るセルへ供給される。これらのセルは一般にフリツプフ
ロツプ回路で構成できる。システム・レベル・レジスタ
25は72ビツトの情報を含み、そのうち64ビツトはデータ
であり、８ビツトはパリテイ検査情報である。この程度
の冗長度でも、単一エラー訂正及び２重エラー検出は可
能である。ユニツト（チツプ）・レベル又はシステム・
レベルで用いる符号、すなわち検出及び訂正回路の特性
は、実質的に本発明には関係せず、任意の適当な符号を
使用できる。
また、チツプの数及びセル・アレイ12の構成も適当に決
めてよい。重要なのは、両レベルでのエラー訂正能力
と、メモリ・ユニツト10の独立性、特に各ユニツトがレ
ジスタ25へ独立した情報ビツトを供給できることであ
る。
第２図に示したシステムの欠点は、固定障害のようなハ
ード・エラーが特定のセル・アレイ12に生じていた場合
に、システム・レベルで補数化／再補数化アルゴリズム
を用いて少なくとも１つのハード・エラーを含む２重エ
ラーからの回復を図ることができないということであ
る。
第２図のメモリ・システムに関する問題の理解を深める
ため、固定障害のようなハード・エラーについての簡単
な例を次に説明する。メモリの各ワードを８ビツトと
し、その最初の４ビツトがデータ・ビツトで、残り４ビ
ツトがパリテイ検査ピツトであるとすると、パリテイ検
査行列Ｈを次のように仮定する。
更に、メモリ・アレイの最初の２つの出力ビツト位置に
固定障害があるものとする。４ビツトのデータ0000をメ
モリに書込む場合、上の行列Ｈに従えば、メモリに書込
まれるワード00000000である。しかし、２つの固定障害
があるため、メモリから読取られたデータは1100にな
る。これはエラー・パターンを表わしている。これに対
して、書込みデータが0100の場合は、上の行列Ｈによれ
ば、01000111のワードが書込まれることになる。最初の
２つの出力ビツト位置に固定障害があるので、このワー
ドを読取つた時は11000111になる。しかし、ユニツト・
レベル・エラー訂正能力のため、読取られたデータは01
00であり、これは元のデータに等しい。従つて、この時
のエラー・パターンは0000である。このように、メモリ
に書込まれるデータによつては、固定障害の存在がマス
クされる場合がある。そのため、一般に２重ハード・エ
ラーを訂正するのに補数化／再補数化アルゴリズムを用
いることはできない。ここまでの状況をまとめると次の
ようになる。
固定障害 11 書込みデータ 0000 書込みワード 00000000 読取りワード 1100 エラー 1100 書込みデータ 0100 書込みワード 01000111 読取りワード 11000111 読取りデータ 0100 エラー 1100 第２図のメモリ・ユニツト10とを異なるメモリ・ユニツ
ト10′を用いたメモリ・システムを第１図に示す。第１
図では、チツプ・レベル・エラー訂正回路20からの訂正
不能エラー検出信号がANDゲート53を介してラツチ50へ
供給されるようになつている。チツプは最初に、オンチ
ツプ・エラー訂正回路20へ送られる前のECCワードがす
べて正しいデータ及び検査ビツトを有するように初期設
定される。初期設定が完了すると、セツト・モード信号
によりラツチ52がセツトされる。そうすれば、あとで訂
正不能エラー検出信号が発生された時に、ANDゲート53
を介してラツチ50をセツトすることができる。これは出
力ロツクアツプ及びハード・エラーを知らせるためであ
る。セツト・モード信号は、既存の入力に対する過電圧
等の公知の標準方法で、又は新しく規定されたJEDEC標
準により発生させることができる。後者のJEDEC標準で
は▲▼及びに続いて▲▼が活動化され、▲
▼でのアドレスを複号して、セツト・モード信号を供
給する。
訂正不能エラーの存在は、デラー訂正及び検出回路20が
生成したエラー位置ベクトル中でターンオンされている
“1"ビツトの数を計数することにより容易に示すことが
できる。従つて、選択された符号が単一エラー訂正/2重
エラー検出符号であり、回路20の出力がエラーの生じた
位置を示すようにセツトアツプされていると、２以上の
エラーが生じたかどうかは、ビツトを計数することによ
り簡単に決定できる。もし生じていると、訂正不能エラ
ーの発生が示され、ANDゲート53を介してラツチ50がセ
ツトされる。ラツチ55のリセツト入力Ｒは、セツト・モ
ード信号と同様にして発生されるリセツト・モードＡ信
号と同様にして発生されるリセツト・モードＡ信号又は
リセツトモードＢ信号を受取る。リセツト・モードＡ信
号は、システム・エラー回復が達成された後にORゲート
54を介してラツチ50だけをリセツトし、通常動作を復帰
させる。この後は、別の多重エラーが見つかるまでは、
アレイからデータを読出すことができる。リセツト・モ
ードＢ信号は、多重エラーが見つかつてもロツクアツプ
なしにアレイからデータをアクセスできるように、ロツ
クアツプ機構全体を滅勢するのに使用できる。システム
・エラー回復に関連してこれらのリセツト信号を用いる
と、オンチツプECCより上流側の不良領域からのデータ
を写像して訂正した後、通常のチツプ代替方法を用いて
別のアレイに置くことができる。ラツチ50の出力は、ス
イツチ51でメモリ・ユニット10′からの出力の選択を制
御する。具体的に云うと、スイツチ52の通常の動作で
は、単一ビツト出力信号がデコーダ22から直接供給され
る、しかし、訂正不能エラーが生じると、出力はスイツ
チ51により固定値にセツトされる。第１図の例では、固
定値として２進１（＋Ｖ）が供給されているが、＋Ｖの
端子を接地して２進０を供給するようにしてもよい。こ
のように、訂正不能エラーの存在は、メモリ・ユニット
10′の出力を強制的に固定値にする。これにより、ハー
ド・エラーを再現する能力が与えられる。これは、シス
テム・レベルでの少なくとも１つのハード・エラーを含
む２重エラー（ハード−ハード・エラー又はソフト−ハ
ード・エラー）の訂正に用いる補数化／再補数化アルゴ
リズムの正しい動作に必要である。このように、フオー
ルト・トレラント型のメモリ・システムに第１図のメモ
リ・ユニット10′を用いると、より高い信頼性が得られ
る。メモリ・ユニツトの修正がなければ、システム・レ
ベルで２重エラーが生じると、データを回復できない
が、メモリ・ユニツトの修正により、システム・レベル
でのすべてのハード−ハード・エラー及びハード−ソフ
ト・エラーは訂正可能になる。
E.発明の効果 本発明は、メモリ・システムは、特に複数の集積回路チ
ツプから成る高密度半導体メモリのフオールト・トレラ
ント能力を高めるものである。これは、システム・レベ
ルの全体的なエラー訂正能力を改善するために、チツプ
・レベルのメモリ・システム出力を固定値へ強制するこ
とにより達成される。すなわち、本発明は、エラー訂正
能力を改善するためにエラーを強制するという、一見矛
盾してみえるアプローチを採用している。また、本発明
は、オンチツプ・エラー訂正を行う任意のメモリ・チツ
プに最小限のコストで適用できるものであり、しかも前
述のような１チツプ単位の他に、半チツプ、1/4チツ
プ、1/8チツプ等の部分チツプ単位にエラー訂正を行う
ようにすることも可能である。
【図面の簡単な説明】
第１図は個々のメモリ・ユニツト（チツプ）上に出力ロ
ツクアツプ手段が設けられているメモリ・システムを示
すブロツク図。 第２図は２重レベル・エラー訂正の実施に適したメモリ
・システムの構成を示すブロツク図。
フロントページの続き (72)発明者 チン‐ロング・チエン アメリカ合衆国ニユーヨーク州ワツピンガ ーズ・フオールズ、パイ・レーン50番地 (72)発明者 ジヨン・アトキンソン・フイフイールド アメリカ合衆国ヴアーモント州アンダーヒ ル、ポーカーヒル・ロード、ボツクス 7490、アール・アール１番地 (72)発明者 ハワード・レオ・カルター アメリカ合衆国ヴアーモント州コルチエス ター、ヴイレツジ・ドライブ14番地 (72)発明者 テイン‐チイー・ロ アメリカ合衆国ニユーヨーク州フイシユキ ル、イースト・サーレム・ロード７番地 (56)参考文献 特開 昭52−144927（ＪＰ，Ａ) 特開 昭54−116149（ＪＰ，Ａ) 特開 昭52−94041（ＪＰ，Ａ) 特開 昭56−111197（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数のディジタル・メモリ・ユニットと、 前記メモリ・ユニットのメモリ・セルから読み取られた
    データのエラーを訂正及び検出し、訂正不能エラー信号
    を生成する、前記メモリ・ユニットの各々に関連付けら
    れた複数ユニット・レベル・エラー訂正検出手段と、 関連付けられたユニット・レベル・エラー訂正検出手段
    からの前記訂正不能エラー信号の受け取りに対応する固
    定値に、その関連するメモリ・ユニットからの少なくと
    も一つの出力ビットをセットする操作を行う、前記メモ
    リ・ユニットの各々に関連付けられた複数のユニット・
    レベル・ロックアップ手段と、 前記メモリ・ユニットからのデータを受け取り、前記ロ
    ックアップ手段の操作によるハード・エラーを訂正操作
    するシステム・レベル・エラー訂正検出手段と、 を有する、アドレス情報を受け取り、それに対応してデ
    ータ情報を供給するフォールト・トレラント・メモリ・
    システム。
  2. 【請求項２】複数のメモリ・セルと、 前記メモリセルから読み取られたデータのエラーを訂正
    及び検出し、訂正不能エラー信号を生成するエラー訂正
    検出手段と、 前記エラー訂正検出手段からの訂正不能エラー信号に対
    応して、固定値に前記メモリ・ユニットからの少なくと
    も一つの出力ビットをセットする操作を行うロックアッ
    プ手段と、 を有する、、アドレス情報を受け取り、それに対応して
    データ情報を供給するメモリ・システムのフォールト・
    トレラント・メモリ・ユニット。
JP2056827A 1989-03-10 1990-03-09 フオールト・トレラント・メモリ・システム Expired - Lifetime JPH0743678B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/322,255 US5058115A (en) 1989-03-10 1989-03-10 Fault tolerant computer memory systems and components employing dual level error correction and detection with lock-up feature
US322255 1989-03-10

Publications (2)

Publication Number Publication Date
JPH02278449A JPH02278449A (ja) 1990-11-14
JPH0743678B2 true JPH0743678B2 (ja) 1995-05-15

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ID=23254073

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2056827A Expired - Lifetime JPH0743678B2 (ja) 1989-03-10 1990-03-09 フオールト・トレラント・メモリ・システム

Country Status (13)

Country Link
US (1) US5058115A (ja)
EP (1) EP0386462B1 (ja)
JP (1) JPH0743678B2 (ja)
KR (1) KR920005297B1 (ja)
CN (1) CN1016009B (ja)
AR (1) AR243288A1 (ja)
AU (1) AU623490B2 (ja)
BR (1) BR9001125A (ja)
CA (1) CA2002362C (ja)
DE (1) DE69026743T2 (ja)
MY (1) MY105251A (ja)
NZ (1) NZ232458A (ja)
SG (1) SG44390A1 (ja)

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