JPS60103594A - 情報記憶回路 - Google Patents
情報記憶回路Info
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- JPS60103594A JPS60103594A JP58209860A JP20986083A JPS60103594A JP S60103594 A JPS60103594 A JP S60103594A JP 58209860 A JP58209860 A JP 58209860A JP 20986083 A JP20986083 A JP 20986083A JP S60103594 A JPS60103594 A JP S60103594A
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- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はたとえば大容組ランダムアクセスメモ’） （
ＲＡＭ ）の冗長回路に用いられるｔｉｅ報記憶回路に
関する。
ＲＡＭ ）の冗長回路に用いられるｔｉｅ報記憶回路に
関する。
従来技術と問題点
通常、大容址ＲＡＭには冗長Ｍｔ成が採用されておシ、
これによシ、不良メモリセルが発生した場合、該不良メ
モリセルを含む行もしく６２列の選択峙には予備行もし
くは列を選択するようにして不良メモリセルを救済し、
歩留りを向上ちせている。このような不良行もしくは列
をｉピ１石し該不良行もしくハ列ノアドレスを受信時に
は正規のメモリセルの選択用デコーダをディセーブルに
して予１ｉｆｉ行もしくは列を選択するために、手掘デ
コーダが設けられている。従来、予備デコーダとしては
、第１図に示すように、各アドレスＡｏ ＋ ＡＯ；
Ａｌ・＾ｌ；”’ ； ＡＨｒ ＡＨ毎にヒユーズ型Ｒ
ＯｆｖＩ ｌ −０、１−１，・・。
これによシ、不良メモリセルが発生した場合、該不良メ
モリセルを含む行もしく６２列の選択峙には予備行もし
くは列を選択するようにして不良メモリセルを救済し、
歩留りを向上ちせている。このような不良行もしくは列
をｉピ１石し該不良行もしくハ列ノアドレスを受信時に
は正規のメモリセルの選択用デコーダをディセーブルに
して予１ｉｆｉ行もしくは列を選択するために、手掘デ
コーダが設けられている。従来、予備デコーダとしては
、第１図に示すように、各アドレスＡｏ ＋ ＡＯ；
Ａｌ・＾ｌ；”’ ； ＡＨｒ ＡＨ毎にヒユーズ型Ｒ
ＯｆｖＩ ｌ −０、１−１，・・。
１−ｎが設けられている。各ＲＯＭの所定のヒーーノは
予め溶断されて不良行もしくは列に相当するアドレス（
以下、不良アドレスとする〕が書込筐しテオ夛、従って
、入力アドレスＡＯｒ ＡＯｒＡｌ ＃ Ａｉ＋・・・
ｐ Ａｎ＊ Ａｎが不良アドレスに一致すると、ＲＯＭ
ｌ−０，１−１，＝、１−ｎの出力５ｏｔＳｌ・・・・
、Ｓｎがすべてハイレベルとなり、この結果、予備デコ
ーダ出力Ｓｄがハイレベルとなシ、正規のメモリセルの
デコーダ（図示せず〕が７’（セープルされると共に予
備行もしくは列が選択される。
予め溶断されて不良行もしくは列に相当するアドレス（
以下、不良アドレスとする〕が書込筐しテオ夛、従って
、入力アドレスＡＯｒ ＡＯｒＡｌ ＃ Ａｉ＋・・・
ｐ Ａｎ＊ Ａｎが不良アドレスに一致すると、ＲＯＭ
ｌ−０，１−１，＝、１−ｎの出力５ｏｔＳｌ・・・・
、Ｓｎがすべてハイレベルとなり、この結果、予備デコ
ーダ出力Ｓｄがハイレベルとなシ、正規のメモリセルの
デコーダ（図示せず〕が７’（セープルされると共に予
備行もしくは列が選択される。
逆に、少なくとも１つのアドレスたとえばＡＯ＋Ａｏが
ＲＯＭ ｌ −０の記憶内容と不一致であれば、その出
力ＳＯはローレベルとなシ、この場合、予備デコーダ出
力Ｓ、もローレベルとなるように負荷としてのデグレ、
ジョン形トランジスタＱ１の導電率が調整されているの
で、正規のメモリセルのデコーダはディセーブルちれず
、しかも子細ｊ行もしくは列の選択はされない。このよ
うにして、予備行もしくは列と正規のメモリセルとの切
替えが行われる。
ＲＯＭ ｌ −０の記憶内容と不一致であれば、その出
力ＳＯはローレベルとなシ、この場合、予備デコーダ出
力Ｓ、もローレベルとなるように負荷としてのデグレ、
ジョン形トランジスタＱ１の導電率が調整されているの
で、正規のメモリセルのデコーダはディセーブルちれず
、しかも子細ｊ行もしくは列の選択はされない。このよ
うにして、予備行もしくは列と正規のメモリセルとの切
替えが行われる。
従来のＲＯＭ １− ｉの一例は第２図に示される（参
照二日経エレクトロニクス、１９８１．１２・７・ｐ、
２４３）。第２図において、プログラミング回路２は、
負荷としてのディルッノヨン形トランノスタＱ２１％プ
ログラム信号Ｆを受信するエン−・ンスメント形トラン
ジスタＱ２２．およびアドレス４１ｈ、を受信するエン
ノ１ンスメント形ｌ・ランジスりＱｚ３を具備し、１ｎ
報記ｔＢ回路３は、ヒｘ−スＦ１ ＋プログラミング回
路２によりオンとされるエンノ１／スメント形トランジ
スタＱ３２．および負荷としてのデゾレッション形トラ
ンノスタＱ３ｓを具備し、インバータ４は、負性として
の７ゾレツシヨン形トランノスタＱ４１＋おヨヒエンノ
１ンスメン＋−形）ランジスタＱ４□を具備し、アドレ
ス−紋１すｙ用回路５は、アドレスイム号Ａｉ ｒ Ａ
ｉを受信するエンノ・ンスメントルトランジスタＱａｘ
＋ Ｑ５２ ＋およびＩＩｔ報記憶回路３の出力を受
信するトランジスタＱ５３゜Ｑ５４を具備する。ただし
、トランジスタＱｓｓは情報記憶回路３の反転出力を受
イ＝する。第２図においては、プログラム信号Ｐおよび
アドレス信号Ａｉが共にローレベルのとき、情報記憶回
路３のトランジスタＱａ１がオンとされてヒユーズＦ１
に大電流が流れて溶断され、つまシ、データ”ｌ”の書
込みが行われる。このような情報記憶回路４の出力とア
ドレス信号Ａｉ ＋ Ａｉとが一致すると、アドレス一
致検出回路５はノ・イレペルの出力信号Ｓｉを発生する
。なお、第２図において、Ｖｐｐ＞ｖｃｃとして設定さ
れる。
照二日経エレクトロニクス、１９８１．１２・７・ｐ、
２４３）。第２図において、プログラミング回路２は、
負荷としてのディルッノヨン形トランノスタＱ２１％プ
ログラム信号Ｆを受信するエン−・ンスメント形トラン
ジスタＱ２２．およびアドレス４１ｈ、を受信するエン
ノ１ンスメント形ｌ・ランジスりＱｚ３を具備し、１ｎ
報記ｔＢ回路３は、ヒｘ−スＦ１ ＋プログラミング回
路２によりオンとされるエンノ１／スメント形トランジ
スタＱ３２．および負荷としてのデゾレッション形トラ
ンノスタＱ３ｓを具備し、インバータ４は、負性として
の７ゾレツシヨン形トランノスタＱ４１＋おヨヒエンノ
１ンスメン＋−形）ランジスタＱ４□を具備し、アドレ
ス−紋１すｙ用回路５は、アドレスイム号Ａｉ ｒ Ａ
ｉを受信するエンノ・ンスメントルトランジスタＱａｘ
＋ Ｑ５２ ＋およびＩＩｔ報記憶回路３の出力を受
信するトランジスタＱ５３゜Ｑ５４を具備する。ただし
、トランジスタＱｓｓは情報記憶回路３の反転出力を受
イ＝する。第２図においては、プログラム信号Ｐおよび
アドレス信号Ａｉが共にローレベルのとき、情報記憶回
路３のトランジスタＱａ１がオンとされてヒユーズＦ１
に大電流が流れて溶断され、つまシ、データ”ｌ”の書
込みが行われる。このような情報記憶回路４の出力とア
ドレス信号Ａｉ ＋ Ａｉとが一致すると、アドレス一
致検出回路５はノ・イレペルの出力信号Ｓｉを発生する
。なお、第２図において、Ｖｐｐ＞ｖｃｃとして設定さ
れる。
また、従来のＲＯＭ １− ｉの他の例７５工第３図に
示される（参照：日経エレクトロニクス、１９８１゜１
２．７．ｐ２３３）。第３図においては、情報ａ己憶回
路３′がラッチ回路によ多構成されている。つまシ、第
２図のデゾレツション形トランゾスタＱ３２のｆｌに、
エンノ１ンスメント形トランノスタＱ３３゜デプレッシ
目ン形トランゾスタＱ３４．およびエンハンスメント形
トランジスタ（ｈｓが設けられている。これにより、ヒ
ユーズＦ、の溶１ｖ１前後の抵抗値に対する許容変動範
囲が緩くなる。
示される（参照：日経エレクトロニクス、１９８１゜１
２．７．ｐ２３３）。第３図においては、情報ａ己憶回
路３′がラッチ回路によ多構成されている。つまシ、第
２図のデゾレツション形トランゾスタＱ３２のｆｌに、
エンノ１ンスメント形トランノスタＱ３３゜デプレッシ
目ン形トランゾスタＱ３４．およびエンハンスメント形
トランジスタ（ｈｓが設けられている。これにより、ヒ
ユーズＦ、の溶１ｖ１前後の抵抗値に対する許容変動範
囲が緩くなる。
本発明は上述の第２図の情報記憶回路３および第３図の
情報記憶回路３′の改良に関する。
情報記憶回路３′の改良に関する。
第２図および第３図に示すヒユーズＦ！は、第４図に示
すように、たとえば、ポリシリコン層Ｓ■によ多構成さ
れている。ポリシリコン層ＳＩはコンタクト領域Ｃ０Ｎ
Ｔを介して専電層としてのアルミニウム層ＡＬに接続さ
れておシ、ヒーーズＦ１の溶断部はたとえば幅２μｍＸ
長さ８μｍである０また、溶断部は、たとえば第５図に
）に示すように、ポリシリコン層ＳＩを露出させて浴断
時にポリシリコンの散逸を１１゛シ、再結合すなわち接
続状態への復帰を防止するようにしているが、この場合
、ナトリウムイオン等の基板内への侵入が多くなシ、コ
ンタミネーションを招くという欠点もある。他方、第５
図０）に示すように、溶断部を絶縁層で被覆したまま溶
断を行うこともあシ、この場合は、溶断部のポリシリコ
ンが昇華し切れず、再結合を招くことが多くなる。いず
れの場合にありても、接続状態（“０＃状態）のポリシ
リコンが使用中にあってたとえば電流１〜ｌＯμＡ程度
の電流が流れても溶断状態（１”状態）になる確率はほ
とんどＯである。このことは、幅２μｍ程度のポリシリ
コンは従来よシ通常回路内で使用されておシこれらポリ
シリコンには１〜ｌＯμＡよシはるかに大きい数１００
μ八〜数ｍＡの大きな電流が流れているにもかかわらず
、これらポリシリコンが使用中に断線したシ、抵抗値が
大幅に変化するといった問題は皆無であることからも明
らかである。
すように、たとえば、ポリシリコン層Ｓ■によ多構成さ
れている。ポリシリコン層ＳＩはコンタクト領域Ｃ０Ｎ
Ｔを介して専電層としてのアルミニウム層ＡＬに接続さ
れておシ、ヒーーズＦ１の溶断部はたとえば幅２μｍＸ
長さ８μｍである０また、溶断部は、たとえば第５図に
）に示すように、ポリシリコン層ＳＩを露出させて浴断
時にポリシリコンの散逸を１１゛シ、再結合すなわち接
続状態への復帰を防止するようにしているが、この場合
、ナトリウムイオン等の基板内への侵入が多くなシ、コ
ンタミネーションを招くという欠点もある。他方、第５
図０）に示すように、溶断部を絶縁層で被覆したまま溶
断を行うこともあシ、この場合は、溶断部のポリシリコ
ンが昇華し切れず、再結合を招くことが多くなる。いず
れの場合にありても、接続状態（“０＃状態）のポリシ
リコンが使用中にあってたとえば電流１〜ｌＯμＡ程度
の電流が流れても溶断状態（１”状態）になる確率はほ
とんどＯである。このことは、幅２μｍ程度のポリシリ
コンは従来よシ通常回路内で使用されておシこれらポリ
シリコンには１〜ｌＯμＡよシはるかに大きい数１００
μ八〜数ｍＡの大きな電流が流れているにもかかわらず
、これらポリシリコンが使用中に断線したシ、抵抗値が
大幅に変化するといった問題は皆無であることからも明
らかである。
逆に ＠Ｉｔｓ状態が″０”状態になる確率は比較的大
きい。これＶｉ溶断という特殊性、及び、溶断後のヒユ
ーズの形状が均一でないことによるものである。例えば
、溶断後はヒーーズが非常に狭い隙間（数１００Ｘ）が
おいて、′ｌ”状態、即ち、断線となっている場合も多
い。使用中はこのような狭い隙間に電圧が印加されてい
るため、電界によ）導電物が徐々に移動して、最後は短
銘状態即ち＠Ｏｍ状態になりてしまう危険性が高い０従
って、″１”状態から″０”状態への復帰を防止するこ
とが重要である。
きい。これＶｉ溶断という特殊性、及び、溶断後のヒユ
ーズの形状が均一でないことによるものである。例えば
、溶断後はヒーーズが非常に狭い隙間（数１００Ｘ）が
おいて、′ｌ”状態、即ち、断線となっている場合も多
い。使用中はこのような狭い隙間に電圧が印加されてい
るため、電界によ）導電物が徐々に移動して、最後は短
銘状態即ち＠Ｏｍ状態になりてしまう危険性が高い０従
って、″１”状態から″０”状態への復帰を防止するこ
とが重要である。
なお、第５図（Ａ） 、 ０３）におけるＬｏはシリコ
ン基板、Ｌ ｌ−Ｌ ｓは５ｉｎ２もしくはＰＳＧ等の
絶′緑層を示す。
ン基板、Ｌ ｌ−Ｌ ｓは５ｉｎ２もしくはＰＳＧ等の
絶′緑層を示す。
しかしながら、第２図あるいは第３図のような情報記１
，０回路においては、１つのヒーーズの溶断状態にもと
づくために、”ｌ”状態が０”状態に変化する確率が比
較的に大きく、４ｄ頼性が低いという問題点があった。
，０回路においては、１つのヒーーズの溶断状態にもと
づくために、”ｌ”状態が０”状態に変化する確率が比
較的に大きく、４ｄ頼性が低いという問題点があった。
発明の目的
本発明の目的は、上述の従来形における問題点に鑑み、
′１”状態が“０”状態に変化する確率を小さくして、
１４租セ訊記憶回路の信頼性を向上させることにある。
′１”状態が“０”状態に変化する確率を小さくして、
１４租セ訊記憶回路の信頼性を向上させることにある。
発明の構成
上述の目的を達成するために本発明によれば、各アドレ
ス毎に複数たとえば２つのヒユーズ回路を設け、このう
ち、少なくとも１つのヒユーズ回路が溶断されれば″″
１＃ｂ ズ溶断検出回路を付加し、この検出回路の出力を情報１
己憶回路の出力としたものである。
ス毎に複数たとえば２つのヒユーズ回路を設け、このう
ち、少なくとも１つのヒユーズ回路が溶断されれば″″
１＃ｂ ズ溶断検出回路を付加し、この検出回路の出力を情報１
己憶回路の出力としたものである。
さらに、本発明の他の形態によれば、上記２つのヒユー
ズ回路のうち、ｌ一つのみが溶断されたか否かを判別す
る回路を付加しである◇ 発明の実施例 以下１図面によシ本発明の詳細な説明する。
ズ回路のうち、ｌ一つのみが溶断されたか否かを判別す
る回路を付加しである◇ 発明の実施例 以下１図面によシ本発明の詳細な説明する。
第６図（ト）は本発明に係る情報記憶回路の一実施例を
含むと−−ズ型ＲＯＭの回路図であって、第２図に対応
するものである。すなわち、第６図の情報記憶回路３に
は、要素Ｆ２ｔＱａｔｐＱａ≦１Ｑ３ｅｌ＋Ｑ１１７
ｒ Ｑａｓが付加されている。ヒユーズＦ’、およびト
ランジスタＱｓｔ ｐ Ｑｓｚにより構成されるヒユー
ズ回路は、ヒユーズＦＩＮおよびトランジスタＱａｌｒ
Ｑｓｚによシ構成されるヒユーズ回路と同一である。
含むと−−ズ型ＲＯＭの回路図であって、第２図に対応
するものである。すなわち、第６図の情報記憶回路３に
は、要素Ｆ２ｔＱａｔｐＱａ≦１Ｑ３ｅｌ＋Ｑ１１７
ｒ Ｑａｓが付加されている。ヒユーズＦ’、およびト
ランジスタＱｓｔ ｐ Ｑｓｚにより構成されるヒユー
ズ回路は、ヒユーズＦＩＮおよびトランジスタＱａｌｒ
Ｑｓｚによシ構成されるヒユーズ回路と同一である。
ｒプレッション形トランジスタＱ３６゜およびエンハン
スメント形トランノスタＱ３７゜Ｑｓｓはアンド回路を
構成する。たとえば、ヒユーズＦ１．Ｆ２が共に接続状
態（“０＃）であれば、ノードＮＮ１５Ｎの電位は共に
ハイレベルであシ、従って、トランジスタＱｓｒ ｒ
Ｑａｓが共にオン状態となシ、この結果、ノードＮ３の
電位はローレベルとなる。また１ １りのヒユーズたと
えばＦｌが接続状態（’ｏ”）且つ他のヒーーズたとえ
ばＦ２が溶断状態（“１”〕であれば、−ノードＮ１の
電位ハハイレヘル且っノードＮ２の％ 位ｎローレベル
で６９１従って、トランジスタＱｓｓがオフ状態となシ
、この結果、ノードＮ３の’ｌｉｔ：位はハイしくルと
なる。さらに、ヒーーズＦ１ 、Ｆ２が共に溶断状態（
′１”）であれば、ノードＮ１１Ｎ２の電位は共ニロー
レベルとなシ、従って、トランジスタＱ３７ ｒ Ｑｓ
ａが共にオフ状態となシ、この結果、ノー）’Ｎ、の電
位はハイレベルとなる。このようＫ、ヒーーズＦｌ、Ｆ
２の少なくとも１つが浴の１状態であれば、アンド回路
の出力ノードＮ３の電位はハイレベルとなる。言い換え
ると、データ゛１″を書込む場合、少なくとも１つのヒ
ーーズがｆｌｉｅｒされれば、データ″１”のぞｊ込み
が終了したことを怠味し、しかもヒーーズＦ１ｙＦ２が
共に溶断された状態においである使用条件のもとて１つ
のヒユーズが接続状態に復帰してもブ゛−タ″″ｌ＃が
データ＠０＃に変化せず、２つのヒーーズが共に接続状
態に復帰したときに始めてデータ″′１＃からデータ１
０″に変化することになる。
スメント形トランノスタＱ３７゜Ｑｓｓはアンド回路を
構成する。たとえば、ヒユーズＦ１．Ｆ２が共に接続状
態（“０＃）であれば、ノードＮＮ１５Ｎの電位は共に
ハイレベルであシ、従って、トランジスタＱｓｒ ｒ
Ｑａｓが共にオン状態となシ、この結果、ノードＮ３の
電位はローレベルとなる。また１ １りのヒユーズたと
えばＦｌが接続状態（’ｏ”）且つ他のヒーーズたとえ
ばＦ２が溶断状態（“１”〕であれば、−ノードＮ１の
電位ハハイレヘル且っノードＮ２の％ 位ｎローレベル
で６９１従って、トランジスタＱｓｓがオフ状態となシ
、この結果、ノードＮ３の’ｌｉｔ：位はハイしくルと
なる。さらに、ヒーーズＦ１ 、Ｆ２が共に溶断状態（
′１”）であれば、ノードＮ１１Ｎ２の電位は共ニロー
レベルとなシ、従って、トランジスタＱ３７ ｒ Ｑｓ
ａが共にオフ状態となシ、この結果、ノー）’Ｎ、の電
位はハイレベルとなる。このようＫ、ヒーーズＦｌ、Ｆ
２の少なくとも１つが浴の１状態であれば、アンド回路
の出力ノードＮ３の電位はハイレベルとなる。言い換え
ると、データ゛１″を書込む場合、少なくとも１つのヒ
ーーズがｆｌｉｅｒされれば、データ″１”のぞｊ込み
が終了したことを怠味し、しかもヒーーズＦ１ｙＦ２が
共に溶断された状態においである使用条件のもとて１つ
のヒユーズが接続状態に復帰してもブ゛−タ″″ｌ＃が
データ＠０＃に変化せず、２つのヒーーズが共に接続状
態に復帰したときに始めてデータ″′１＃からデータ１
０″に変化することになる。
従って、一度溶断されたヒーーズが接続状態に復帰する
確率Ｐは比較的大きくても、たとえばＰ＝０．＜１）ｌ
（１チンでありても、２つのヒーーズが共に接続状態に
復帰する確率はＰ２＝０．００００１となシ、データ″
″ｌ”からデータ″″ｏｍへの変化確率は非常に小さく
なる。この結果、情報記憶回路の信頼性は向上する。
確率Ｐは比較的大きくても、たとえばＰ＝０．＜１）ｌ
（１チンでありても、２つのヒーーズが共に接続状態に
復帰する確率はＰ２＝０．００００１となシ、データ″
″ｌ”からデータ″″ｏｍへの変化確率は非常に小さく
なる。この結果、情報記憶回路の信頼性は向上する。
第６図０３）は第６図へ）の変更例を示す。第６図区）
ではヒユーズと直列に接続される負荷としてデルジョン
型トランジスタＱａｚ ｙ Ｑ３２を接続しているが、
この問題点はＱｓａ ＊ Ｑ３２のｔ流を少なくするた
め、トランジスタのチャネル長を長くする必要があり、
たとえば数１０μｍ−数１００μｍ必要である。このた
め、面積が大きくなる。これを改善するため第６図の）
ではトランジスタＱｓ２ｚ Ｑ３２をエンハンスメント
型トランジスタとしてそのダートにはＲＯＭ以外の部分
で発生した電圧を与える。
ではヒユーズと直列に接続される負荷としてデルジョン
型トランジスタＱａｚ ｙ Ｑ３２を接続しているが、
この問題点はＱｓａ ＊ Ｑ３２のｔ流を少なくするた
め、トランジスタのチャネル長を長くする必要があり、
たとえば数１０μｍ−数１００μｍ必要である。このた
め、面積が大きくなる。これを改善するため第６図の）
ではトランジスタＱｓ２ｚ Ｑ３２をエンハンスメント
型トランジスタとしてそのダートにはＲＯＭ以外の部分
で発生した電圧を与える。
このダートに与える′電圧を制がすすることによシ比較
的チャネル長の小さいトランジスタｔ−Ｑ３２゜Ｑａ１
１に使用してもそこに流れる電流は少なくできる。第６
図φ）では、トランジスタＱ３２ ｙ Ｑ３≦に与える
電圧は、デルジョン形トランノスタＱ６１とエンハンス
メント形トランジスタＱ６２ ＊ Ｑｓｓトの直列接続
によ多構成される回路６にょシ２■ｔｈ（”ｔｈはトラ
ンジスタＱ１１２ ｔ Ｑｅｓのスレッシュホールド電
圧）の電圧を発止している。
的チャネル長の小さいトランジスタｔ−Ｑ３２゜Ｑａ１
１に使用してもそこに流れる電流は少なくできる。第６
図φ）では、トランジスタＱ３２ ｙ Ｑ３≦に与える
電圧は、デルジョン形トランノスタＱ６１とエンハンス
メント形トランジスタＱ６２ ＊ Ｑｓｓトの直列接続
によ多構成される回路６にょシ２■ｔｈ（”ｔｈはトラ
ンジスタＱ１１２ ｔ Ｑｅｓのスレッシュホールド電
圧）の電圧を発止している。
８６図０は第６図体）のさらに変更例を示す。第６図体
）においては、ヒユーズＦｌ、Ｆ２の溶断は同時に行な
われる。すなわち、溶断用トランジスタＱｓｒ ｐ Ｑ
ａｔのダートには同一のも号が入力されている。溶断時
には一般的に一本のヒユーズには数１０〜数１００ ｍ
Ａの電ｂＩＬが流れる。これが二本同時溶断するとその
電流は史に大きな電流となシ、電源のアルミニウム配線
に急影響を与える。これを防ぐため第６図（Ｃ）では、
更にプログラミング回路２′を追加し、トランジスタＱ
ａｌ＋ Ｑａ：のゲートにはそれぞれ回路２，２′から
のイｄ＠を印加し、いづれを溶断するかは端子百１ Ｐ
’の電圧で制御する。
）においては、ヒユーズＦｌ、Ｆ２の溶断は同時に行な
われる。すなわち、溶断用トランジスタＱｓｒ ｐ Ｑ
ａｔのダートには同一のも号が入力されている。溶断時
には一般的に一本のヒユーズには数１０〜数１００ ｍ
Ａの電ｂＩＬが流れる。これが二本同時溶断するとその
電流は史に大きな電流となシ、電源のアルミニウム配線
に急影響を与える。これを防ぐため第６図（Ｃ）では、
更にプログラミング回路２′を追加し、トランジスタＱ
ａｌ＋ Ｑａ：のゲートにはそれぞれ回路２，２′から
のイｄ＠を印加し、いづれを溶断するかは端子百１ Ｐ
’の電圧で制御する。
これによシ第６図［株］）における問題は改曾てきる・
第６図の）は第６図（Ａ）のさらに変更例を示す。第６
図匹）においては、ヒユーズ−Ｆ１ｙＦ２の溶断時Ｘヒ
ユーズに印カロされる電圧は通常回路内で使用している
電源ｖｅｃであシ、これは一般的には５■である。しか
し、ヒユーズへの印加電圧が５■では溶断に必要な十分
な熱すなわち電力が得られない。
第６図の）は第６図（Ａ）のさらに変更例を示す。第６
図匹）においては、ヒユーズ−Ｆ１ｙＦ２の溶断時Ｘヒ
ユーズに印カロされる電圧は通常回路内で使用している
電源ｖｅｃであシ、これは一般的には５■である。しか
し、ヒユーズへの印加電圧が５■では溶断に必要な十分
な熱すなわち電力が得られない。
そこでＮ６図（ロ）では、ヒユーズＦ１ｔＦ２はＶＣＣ
の代シにｖＰＰ’ （ｖｐｐ’＞Ｖｃｃ ）に接続し、
ヒユーズ溶断時は溶断に必要な高い電圧を与える・一般
使用状態ではヒーーズＦ１＋Ｆ２には抵抗Ｒ１全通して
電圧■ｃｃが印加される。
の代シにｖＰＰ’ （ｖｐｐ’＞Ｖｃｃ ）に接続し、
ヒユーズ溶断時は溶断に必要な高い電圧を与える・一般
使用状態ではヒーーズＦ１＋Ｆ２には抵抗Ｒ１全通して
電圧■ｃｃが印加される。
第７図は本発明に係る情報記憶回路の他の実施例を含む
ヒユーズ型ＲＯＭの回路図であって、第３図に対応する
ものである。すなわち、第７図の情報記憶回路３′には
、要素Ｆ２ ＊ Ｑｓ； ＋ Ｑａ二、Ｑａ４・Ｑ３シ
＊ Ｑａ７ ｒ Ｑｓｓが付加されている。ヒーーズＦ
２・およびトランジスタＱｓｓ・Ｑｓｓ・Ｑａ４・Ｑ３
≦によ多構成されるヒユーズ回路は、ヒユーズ回路、お
よびトランジスタＱ３１ ｔ Ｑｓｓ ｒ Ｑａ４ ｒ
Ｑ３５によ多構成されるヒユーズ回路と同一である。
ヒユーズ型ＲＯＭの回路図であって、第３図に対応する
ものである。すなわち、第７図の情報記憶回路３′には
、要素Ｆ２ ＊ Ｑｓ； ＋ Ｑａ二、Ｑａ４・Ｑ３シ
＊ Ｑａ７ ｒ Ｑｓｓが付加されている。ヒーーズＦ
２・およびトランジスタＱｓｓ・Ｑｓｓ・Ｑａ４・Ｑ３
≦によ多構成されるヒユーズ回路は、ヒユーズ回路、お
よびトランジスタＱ３１ ｔ Ｑｓｓ ｒ Ｑａ４ ｒ
Ｑ３５によ多構成されるヒユーズ回路と同一である。
デルッシ目ン形トランジスタＱ３ｇ、およびエンハンス
メント形トランジスタＱ３７ ｒ Ｑｓｓはオア回路を
構成する。たとえは、ヒーーズＦ１＋Ｆ２が共に接続状
態（“０”）であれば、ノーＰＮＩ 。
メント形トランジスタＱ３７ ｒ Ｑｓｓはオア回路を
構成する。たとえは、ヒーーズＦ１＋Ｆ２が共に接続状
態（“０”）であれば、ノーＰＮＩ 。
Ｎ２の電位は共にローレベルでアシ、従って、トランジ
スタＱａｙ ｙ Ｑａａが共にオフ状態となシ、この結
果、ノー） Ｎ ３’の電位はハイレベルとなる。
スタＱａｙ ｙ Ｑａａが共にオフ状態となシ、この結
果、ノー） Ｎ ３’の電位はハイレベルとなる。
また、１つのヒーーズたとえばＦｌが接続状態（“０”
）且つ他のヒユーズたとえばＦ２が溶断状ａ（＠ｔ”）
であれば、ノードＮｆの゛電位はローレベル且つノード
Ｎ２の電位はハイレベルでアシ、従って、トランジスタ
Ｑ３；がオン状態且つトランジスタＱ３；がオフ状態と
な９、この結果、ノードＮ≦の電位はローレベルとなる
。σらに、ヒーーズＦ１１Ｆ２が共に溶断状態Ｃ”１”
）であれば、ノードＮｌ ｒ Ｎ２の′電位は共に−
・イレペルとなり、従って、トランジスタＱａｔ ｒ
Ｑｓ≦が共にオン状態となり、この結果、ノードＮ二の
電位はローレベルとなる。このように、ヒユーズＦ １
ｒ Ｆ ２の少すくトも１つが溶断状態であれば、オ
ア回路の出７Ｊ／−）”Ｎ；の電位はハイレベルとなる
。従って、やはムこの場合も、データ′ｌ＃を書込む場
合、少なくとも１つのヒーーズが溶断されれば、データ
１１＃の書込みが終了したことを意味し、しかもヒユー
ズＦ１ｔＦｇが共に溶断された状態においである使用条
件のもとて１つのヒーーズが接続状態に復帰してもデー
タ″″ｌ＃がデータ″″Ｏ＃に変化せず、２つのヒーー
ズが共に接続状態に復帰したときに始めてデータ１１＃
からデータ″′０”に便化することになる。なお、第７
図には、第６図切、第６図０）で示した変更例を適用し
得る。
）且つ他のヒユーズたとえばＦ２が溶断状ａ（＠ｔ”）
であれば、ノードＮｆの゛電位はローレベル且つノード
Ｎ２の電位はハイレベルでアシ、従って、トランジスタ
Ｑ３；がオン状態且つトランジスタＱ３；がオフ状態と
な９、この結果、ノードＮ≦の電位はローレベルとなる
。σらに、ヒーーズＦ１１Ｆ２が共に溶断状態Ｃ”１”
）であれば、ノードＮｌ ｒ Ｎ２の′電位は共に−
・イレペルとなり、従って、トランジスタＱａｔ ｒ
Ｑｓ≦が共にオン状態となり、この結果、ノードＮ二の
電位はローレベルとなる。このように、ヒユーズＦ １
ｒ Ｆ ２の少すくトも１つが溶断状態であれば、オ
ア回路の出７Ｊ／−）”Ｎ；の電位はハイレベルとなる
。従って、やはムこの場合も、データ′ｌ＃を書込む場
合、少なくとも１つのヒーーズが溶断されれば、データ
１１＃の書込みが終了したことを意味し、しかもヒユー
ズＦ１ｔＦｇが共に溶断された状態においである使用条
件のもとて１つのヒーーズが接続状態に復帰してもデー
タ″″ｌ＃がデータ″″Ｏ＃に変化せず、２つのヒーー
ズが共に接続状態に復帰したときに始めてデータ１１＃
からデータ″′０”に便化することになる。なお、第７
図には、第６図切、第６図０）で示した変更例を適用し
得る。
第８図は本発明に係る情報記憶回路のさらに他の実施例
を含むヒユーズ型ＲＯＭの回路図である。
を含むヒユーズ型ＲＯＭの回路図である。
第８図においては、トランジスタＱ７１ ｚ Ｑ７２、
およびＱｙｓによ多構成される判別回路７を第６図の要
素に対して付加しである。この判別回路７は第９図に示
すごとく各ＲＯＭ共通の負荷としての７′グレツシヨン
形トランジスタＱ２を介して電源端子ＶＣＣに接続され
ている。判定回ｂ１６７の動作をシ【す」する。たとえ
ば、ヒーーズＦ１ｔＦ２が共に接続状態（′０”９であ
れば、ノードＮ１）Ｎ２の電位は共にハイレベルでアシ
、従って、トランジスタＱ７２ ｒ Ｑ７３は共にオン
状態となる。他方、この場合、ノードＮ３の電位はロー
レベルであるので、トランジスタＱ７１はオフ状態とな
り、この結果〜判別回路７はノードＮ４ と接地端子と
の間をしゃ断することになる。また、１つのヒユーズた
とえばＦ、が接続状態（“０″）且つ他のヒーーズたと
えばＦ２か溶断状態（”１”）でめれば、ノードＮ！の
電位はノ・イレペル且つノードＮ２の電位はローレベル
でアシ、従って、トランジスタＱ７３がオン状態となシ
、トランジスタＱ７２がオフ状態となる。
およびＱｙｓによ多構成される判別回路７を第６図の要
素に対して付加しである。この判別回路７は第９図に示
すごとく各ＲＯＭ共通の負荷としての７′グレツシヨン
形トランジスタＱ２を介して電源端子ＶＣＣに接続され
ている。判定回ｂ１６７の動作をシ【す」する。たとえ
ば、ヒーーズＦ１ｔＦ２が共に接続状態（′０”９であ
れば、ノードＮ１）Ｎ２の電位は共にハイレベルでアシ
、従って、トランジスタＱ７２ ｒ Ｑ７３は共にオン
状態となる。他方、この場合、ノードＮ３の電位はロー
レベルであるので、トランジスタＱ７１はオフ状態とな
り、この結果〜判別回路７はノードＮ４ と接地端子と
の間をしゃ断することになる。また、１つのヒユーズた
とえばＦ、が接続状態（“０″）且つ他のヒーーズたと
えばＦ２か溶断状態（”１”）でめれば、ノードＮ！の
電位はノ・イレペル且つノードＮ２の電位はローレベル
でアシ、従って、トランジスタＱ７３がオン状態となシ
、トランジスタＱ７２がオフ状態となる。
他方、ノードＮ３の４位はノ・イレベルであるのでトラ
ンジスタＱ７１はオン状ｂ）とな９、この結果１判別回
路７はノードＮ４の電位を接地゛電位とするＱさらに、
ヒーーズＦ１ｅＦ２が共に浴１す［セ（態（“１”）で
あれば、ノードＮ、、Ｎ２の′電位は共にローレベルと
なシ、従って、トランジスタＱ７２ ｒ Ｑ７３は共に
オフ状態となシ、この結果、判、別口路７はノーＦＮ４
と接地端子との間をしゃ断する。このように、判別回
路７は１つのみのヒーーズが溶断状態にあるときにノー
ドＮ４−を接地電位に接続させている。言い換えると、
１つのヒユーズのみの溶断状態を判別している。なお、
デル、ジョン形トランジスタＱ２の導電率は、少なくと
も１つのＲＯＭにおける判別回路７が１つのヒーーズの
みを判別したときにはノードＮ４の電位が接地電位にな
るように、調整されているものとする。
ンジスタＱ７１はオン状ｂ）とな９、この結果１判別回
路７はノードＮ４の電位を接地゛電位とするＱさらに、
ヒーーズＦ１ｅＦ２が共に浴１す［セ（態（“１”）で
あれば、ノードＮ、、Ｎ２の′電位は共にローレベルと
なシ、従って、トランジスタＱ７２ ｒ Ｑ７３は共に
オフ状態となシ、この結果、判、別口路７はノーＦＮ４
と接地端子との間をしゃ断する。このように、判別回
路７は１つのみのヒーーズが溶断状態にあるときにノー
ドＮ４−を接地電位に接続させている。言い換えると、
１つのヒユーズのみの溶断状態を判別している。なお、
デル、ジョン形トランジスタＱ２の導電率は、少なくと
も１つのＲＯＭにおける判別回路７が１つのヒーーズの
みを判別したときにはノードＮ４の電位が接地電位にな
るように、調整されているものとする。
第９図は第８図のＲＯＭを含む予備デコーダのブロック
図である。つまり、第８図のノードＮ４の゛電位を外部
端子へ送出する回路８が付加されている。この回路８は
２つのエンノーンスメント形トランジスタＱｓｌ、Ｑ８
ｚｋ具備している。たとえば、ＲＯＭ １−０〜１−ｎ
の少なくとも１つにおいて、半異常状態としての１つの
ヒユーズのみの溶断状態が判別されると、上述のごとく
、ノードＮ４の電位は０であり、従って、ノードＮ５の
電位は一■ｔｈ（ｖｔｈはトランジスタＱａｘ ｙ Ｑ
１１２のスレッシ−ホールド電圧〕となシ、さらに、端
子Ｔの電位は一２■、ｈとなる。他方、上述の半異常状
態としての１つのヒーーズのみの溶断状態が判別されな
ければ、ノードＮ４の１Ｌ位はＶｃｃとなシ、従って〜
ノードＮ、の電位は０となシ、さらに、端子Ｔｃ１電位
は−ｖｔｈとなる。つま先端子Ｔの電位が一２ｖｔｈか
−ｖｔｈかを検出すれは、上述の牛異常状態を外部にて
識別できることになる。
図である。つまり、第８図のノードＮ４の゛電位を外部
端子へ送出する回路８が付加されている。この回路８は
２つのエンノーンスメント形トランジスタＱｓｌ、Ｑ８
ｚｋ具備している。たとえば、ＲＯＭ １−０〜１−ｎ
の少なくとも１つにおいて、半異常状態としての１つの
ヒユーズのみの溶断状態が判別されると、上述のごとく
、ノードＮ４の電位は０であり、従って、ノードＮ５の
電位は一■ｔｈ（ｖｔｈはトランジスタＱａｘ ｙ Ｑ
１１２のスレッシ−ホールド電圧〕となシ、さらに、端
子Ｔの電位は一２■、ｈとなる。他方、上述の半異常状
態としての１つのヒーーズのみの溶断状態が判別されな
ければ、ノードＮ４の１Ｌ位はＶｃｃとなシ、従って〜
ノードＮ、の電位は０となシ、さらに、端子Ｔｃ１電位
は−ｖｔｈとなる。つま先端子Ｔの電位が一２ｖｔｈか
−ｖｔｈかを検出すれは、上述の牛異常状態を外部にて
識別できることになる。
上述ごとく、半異常状態を検出できることの利点として
は次の３点が上げられる。第１として、ヒーーズの溶断
は溶断という特殊性から判断してヒユーズが完全に溶断
できることの歩留りは尚いとは百えない。このような半
異常状態のものが出荷されるとその使用中に更にもう一
方のヒーーズが”ｌ”状態から゛０″状態に夏化し、製
品そのものが不良となる確率が高くイ１頼性を悪化させ
る。ここで、この半異常状態である製品′！ｉｌ−検出
回路を使用し、取シ除くことにより牛異常状悪の製品は
出荷されなくなシ、出荷される製品の全体のイ６頼度は
向上する。第２として、使用中においても半異常状態を
常にチェックし、製品そのものが不良となる前に交換す
ることによシ、この製品を使用しに’／ スｆムの信頼
性の向上が可能でめる。第３として、この検出回路にょ
シヒーーズ自身の信頼性が分シ１製品での信頼性はその
２乗となる。よってこの検出回路の使用によシ少数、短
時間の製品のランニングによる評価でよシ長時間の製品
の信頼性が論理的に分る。
は次の３点が上げられる。第１として、ヒーーズの溶断
は溶断という特殊性から判断してヒユーズが完全に溶断
できることの歩留りは尚いとは百えない。このような半
異常状態のものが出荷されるとその使用中に更にもう一
方のヒーーズが”ｌ”状態から゛０″状態に夏化し、製
品そのものが不良となる確率が高くイ１頼性を悪化させ
る。ここで、この半異常状態である製品′！ｉｌ−検出
回路を使用し、取シ除くことにより牛異常状悪の製品は
出荷されなくなシ、出荷される製品の全体のイ６頼度は
向上する。第２として、使用中においても半異常状態を
常にチェックし、製品そのものが不良となる前に交換す
ることによシ、この製品を使用しに’／ スｆムの信頼
性の向上が可能でめる。第３として、この検出回路にょ
シヒーーズ自身の信頼性が分シ１製品での信頼性はその
２乗となる。よってこの検出回路の使用によシ少数、短
時間の製品のランニングによる評価でよシ長時間の製品
の信頼性が論理的に分る。
なお、第８図の判別回路７′ｆ：第７図の実施例に適用
し得る。この場合、トランジスタＱ７１のダートをノー
ドＮ３に接続し、トランジスタＱ７２゜Ｑ７３の各ダー
トをヒーーズＦ１＋Ｆ２に接続すればよい。また、ヒユ
ーズの溶断を電気的に行うために、プログラミング回路
２を設けであるが、レーデによるヒユーズ溶断方法を用
いれば、プログラミング回路２（２’）とトランジスタ
Ｑ３１（Ｑ３１）は省略される。また、アドレス一致検
出回路５のトランジスタＱｓａ ｙ Ｑ５４への接続は
、情報記憶回路の出力極性に依存して変化させである。
し得る。この場合、トランジスタＱ７１のダートをノー
ドＮ３に接続し、トランジスタＱ７２゜Ｑ７３の各ダー
トをヒーーズＦ１＋Ｆ２に接続すればよい。また、ヒユ
ーズの溶断を電気的に行うために、プログラミング回路
２を設けであるが、レーデによるヒユーズ溶断方法を用
いれば、プログラミング回路２（２’）とトランジスタ
Ｑ３１（Ｑ３１）は省略される。また、アドレス一致検
出回路５のトランジスタＱｓａ ｙ Ｑ５４への接続は
、情報記憶回路の出力極性に依存して変化させである。
つまシ、第２図と第７図の場合が同一となシ、第３図と
第６図（第８図）の場合が同一となっている。
第６図（第８図）の場合が同一となっている。
発明の詳細
な説明したように本発明によれば、吉込み状態が“ｌ”
から＠０＃への変化する確率）非常に小さくできるので
、情報記憶回路の信頼性は著しく向上する。
から＠０＃への変化する確率）非常に小さくできるので
、情報記憶回路の信頼性は著しく向上する。
第１図は一般的な予ΦＩｔｌｆ’コーダのブロック回路
図、第２図、第３図は従来の情報記憶回路を含むヒユー
ズ型ＲＯＭの回路図、第４図は第２図、第３図のヒユー
ズの半面図、第５図仏ン、第５図（１３）は第４図（１
）ヒｚ−ズのＶ−Ｖ線〜１面図、２１３６図（Ａ） 、
ｂ’。 ６図（Ｂ）、第６図（Ｃ）゛、第６図（ロ）、第７図、
第８凶は本発明に係る情報記憶回路の′５Ａ！、施例を
含むヒユーズ型ＲＯＭの回路図、第９図は第８図のＲＯ
Ｍを用いた予備デコーダのブロック回路図である。 １−０ 、１−１ 、− 、 ｌ −ｎ ：ヒューズ型
ＲＯＭ。 ３ 、３’ ： ｔ’ｔ’ｆ報記憶刊路、７：判別回路
、Ｆ】・Ｆ２：ヒユーズ、Ｑｓａ ＋ Ｑ！１７ ｒ
Ｑａｓ ：アンド回路を４４４成するトランジスタＮ
Ｑｓａ ＋ Ｑ３７ ＊ Ｑｓｓ ：オア回路を信成す
るトランジスタ・ 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 手続補正ｌ（自発） 昭和５９年４月λ日 特許庁長官 若 杉和 夫 殿 １、事件の表示 昭和５８年特許願第２０９８６０号 ２、発明の名称 情報記憶回路 ３ 補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１囲゛５、
補正の対象 ｌ）明細書の「特許請求の範囲」の欄 ６、補正の内容 ｌ）別紙の通シ。 ２）Ａ）明細書第７頁第１４行目 ［Ｑ３２ ｊ ｔ ｒ Ｑｓ１’と補正する。 Ｂ）明細書第７頁第１５行目 Ｉ Ｑ、、 ＪをｆＱ３□ｊと補正する。 Ｃ）明細書第１５頁第７行目 「２ｖｔｈ」の前に「発生するＪを挿入する。 Ｄ）明細書第１２頁第９行目および第１８頁第１７行目 「第６図」を「第６図（４）」と補正する。 Ｅ）明細書第１５頁第９行目 「を発生している」を「である」と補正する。 Ｆ）明細書第１６頁第６行目 「電源」を「電源電圧」と補正する。 Ｇ）明細書第１７頁第６行および第７行目ｒＮ１・Ｎ２
」を「Ｎイ、Ｎ６」と補正する。 Ｈ）Ｆ！Ａ細１・第１７頁第８行目 ’ Ｑ５７＋Ｑ３８」をｒ Ｑ５’７ ｒ Ｑ５６Ｊと
補正する。 く補正する。 Ｂ）第６図（５）を別紙のごとく補正する。 ７、 添（′ｌＪ１°類の目録 ２６ 特許請求の範囲 １、 ヒユーズの溶断の有無によ多情報を記憶するため
の情報記憶回路において、第１．第２の電源端子と、該
第１．第２の電源端子間に並列接続されｆＣ２つのヒユ
ーズ回路と、該２つのヒユーズ回路に接続され少なくと
も１つのヒユーズ回路が溶断のときにヒユーズ溶断を検
出するヒユーズ溶断検出回路とを具備することを特徴と
する情報記憶回路。 ２、前記各ヒユーズ回路が、前記第１の電源端子に接続
されたヒユーズ、および、該ヒユーズと前記第２の電源
端子との間に接続された負荷を具備する特許請求の範囲
第１項に記載の情報記憶色０ ３、前記負荷がソースもしくはドレインがダートに接続
されたデプレッション形トランジスタである特許請求の
範ｖｉＡ第２項に記載の情報記憶回路０４、前記ヒユー
ズ溶断検出回路が、前記各ヒユーズ回路のヒユーズと前
記負荷との接続点に接続された入力を有するアンド回路
を具備し、該アンド回路の出力により前記ヒユーズ溶断
を検出するようにした特許請求の範囲第２項に記載の情
報記憶回路。 ５、前記各ヒユーズ回路が前記第１．第２の電源端子間
に接続されたラッチ回路を具備し、該ラッチ回路の１つ
の負荷としてヒユーズを用いた特許請求の範囲第１項に
記載の情報記憶回路。 ６、前記ヒユーズ溶断検出回路が、前記各ヒユーズ回路
のラッチ回路の非ヒユーズ側出力に接続された入力を有
するオア回路を具備し、該オア回路の出力により前記ヒ
ユーズ溶ＩＱ？を検出するようにした特許請求の範囲第
５項に記載の情報記憶回路。 ７、 ヒユーズの溶断の有無により情報を記憶するため
の情報記憶回路において、第１．第２の電源端子と、該
第１．第２の’ＩＪＩ；源端子間に並列接続された２つ
のヒユーズ回路と、該２つのヒユーズ回路に接続され少
なくとも１つのヒユーズ回路が溶断のときにヒユーズ溶
断を検出するヒユーズ溶断検出回路と、該ヒユーズ溶断
検出回路および前記２つのヒユーズ回路に接続され前記
ヒユーズ回路のうち１つのヒユーズ回路のみの溶断か否
かを判別する判別回路とを具備することを特徴とする情
報記憶回路。 ８、前記各ヒユーズ回路が、前記第１の電源端子に接続
されたヒユーズ、および、該ヒユーズと前記第２の電源
端子との間に接続された負荷を具備する特許請求の範囲
第７項に記載の情報記憶回路。 ９、前記負荷がソースもしくはドレインがダートに接続
されたデプレッション形トランジスタである特許請求の
範囲第８項に記載の情報記憶回路。 １０、前記ヒユーズ溶断検出回路が、前記各ヒユーズ回
路のヒユーズと負荷との接続点に接続され７ た入力を
有するアンド回路を具備し、該アンド回路の出力によシ
前記仁ユーズ溶断を検出するようにした特許請求の範囲
第８項に記載の情報記憶回路０ １１、前記各ヒユーズ回路が前記第１．第２の電源端子
間に接続された２ツチ回路を具備し、該うッチ回路の１
つの負狗としてヒユーズを用いた特許請求の範囲第７項
に記載の情報記憶回路。 １２、前記ヒユーズ溶断検出回路が、前記各ヒユーズ回
路のラッチ回路の非ヒユーズ側出力に接続゛された入力
を肩するオア回路を具備し、該オア回路の出力によシ前
記ヒユーズ溶断を検出するようにした特許請求の範囲第
１Ｖ項に記載の情報記憶回路。 １３、前記判別回路が、前記各ヒユーズ回路のヒユーズ
と負荷との接続点に接続された入力を有するオア回路、
および、該オア回路に直列接続され前記アンド回路の出
力によって匍制御されるトランジスタを具備し、該オア
回路と該トランジスタとの直列回路の一端が前記第２の
′電源端子に接続され、該直列回路の他端を前記判別回
路の出力とした特許請求の範囲第１０項に記載の情報記
憶回路。 １４、前記判別回路が、前記各ヒユーズ回路のヒユーズ
側出力に接続された入力を有する他のオア回路、および
、該他のオア回路に直列接続され該他のオア回路の出力
によって制御されるトランジスタを具備し、該他のオア
回路と該トランジスタとの直列回路の一端が前記第２の
電源端子に接続され、該直列回路の他端を前記判別回路
の出力とした特許請求の範囲第１２項に記載の情報記憶
回路。 （′ｂ６図（Ａ） Ａえ Ａｉ
図、第２図、第３図は従来の情報記憶回路を含むヒユー
ズ型ＲＯＭの回路図、第４図は第２図、第３図のヒユー
ズの半面図、第５図仏ン、第５図（１３）は第４図（１
）ヒｚ−ズのＶ−Ｖ線〜１面図、２１３６図（Ａ） 、
ｂ’。 ６図（Ｂ）、第６図（Ｃ）゛、第６図（ロ）、第７図、
第８凶は本発明に係る情報記憶回路の′５Ａ！、施例を
含むヒユーズ型ＲＯＭの回路図、第９図は第８図のＲＯ
Ｍを用いた予備デコーダのブロック回路図である。 １−０ 、１−１ 、− 、 ｌ −ｎ ：ヒューズ型
ＲＯＭ。 ３ 、３’ ： ｔ’ｔ’ｆ報記憶刊路、７：判別回路
、Ｆ】・Ｆ２：ヒユーズ、Ｑｓａ ＋ Ｑ！１７ ｒ
Ｑａｓ ：アンド回路を４４４成するトランジスタＮ
Ｑｓａ ＋ Ｑ３７ ＊ Ｑｓｓ ：オア回路を信成す
るトランジスタ・ 特許出願人 富士通株式会社 特許出願代理人 弁理士青水 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 手続補正ｌ（自発） 昭和５９年４月λ日 特許庁長官 若 杉和 夫 殿 １、事件の表示 昭和５８年特許願第２０９８６０号 ２、発明の名称 情報記憶回路 ３ 補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１囲゛５、
補正の対象 ｌ）明細書の「特許請求の範囲」の欄 ６、補正の内容 ｌ）別紙の通シ。 ２）Ａ）明細書第７頁第１４行目 ［Ｑ３２ ｊ ｔ ｒ Ｑｓ１’と補正する。 Ｂ）明細書第７頁第１５行目 Ｉ Ｑ、、 ＪをｆＱ３□ｊと補正する。 Ｃ）明細書第１５頁第７行目 「２ｖｔｈ」の前に「発生するＪを挿入する。 Ｄ）明細書第１２頁第９行目および第１８頁第１７行目 「第６図」を「第６図（４）」と補正する。 Ｅ）明細書第１５頁第９行目 「を発生している」を「である」と補正する。 Ｆ）明細書第１６頁第６行目 「電源」を「電源電圧」と補正する。 Ｇ）明細書第１７頁第６行および第７行目ｒＮ１・Ｎ２
」を「Ｎイ、Ｎ６」と補正する。 Ｈ）Ｆ！Ａ細１・第１７頁第８行目 ’ Ｑ５７＋Ｑ３８」をｒ Ｑ５’７ ｒ Ｑ５６Ｊと
補正する。 く補正する。 Ｂ）第６図（５）を別紙のごとく補正する。 ７、 添（′ｌＪ１°類の目録 ２６ 特許請求の範囲 １、 ヒユーズの溶断の有無によ多情報を記憶するため
の情報記憶回路において、第１．第２の電源端子と、該
第１．第２の電源端子間に並列接続されｆＣ２つのヒユ
ーズ回路と、該２つのヒユーズ回路に接続され少なくと
も１つのヒユーズ回路が溶断のときにヒユーズ溶断を検
出するヒユーズ溶断検出回路とを具備することを特徴と
する情報記憶回路。 ２、前記各ヒユーズ回路が、前記第１の電源端子に接続
されたヒユーズ、および、該ヒユーズと前記第２の電源
端子との間に接続された負荷を具備する特許請求の範囲
第１項に記載の情報記憶色０ ３、前記負荷がソースもしくはドレインがダートに接続
されたデプレッション形トランジスタである特許請求の
範ｖｉＡ第２項に記載の情報記憶回路０４、前記ヒユー
ズ溶断検出回路が、前記各ヒユーズ回路のヒユーズと前
記負荷との接続点に接続された入力を有するアンド回路
を具備し、該アンド回路の出力により前記ヒユーズ溶断
を検出するようにした特許請求の範囲第２項に記載の情
報記憶回路。 ５、前記各ヒユーズ回路が前記第１．第２の電源端子間
に接続されたラッチ回路を具備し、該ラッチ回路の１つ
の負荷としてヒユーズを用いた特許請求の範囲第１項に
記載の情報記憶回路。 ６、前記ヒユーズ溶断検出回路が、前記各ヒユーズ回路
のラッチ回路の非ヒユーズ側出力に接続された入力を有
するオア回路を具備し、該オア回路の出力により前記ヒ
ユーズ溶ＩＱ？を検出するようにした特許請求の範囲第
５項に記載の情報記憶回路。 ７、 ヒユーズの溶断の有無により情報を記憶するため
の情報記憶回路において、第１．第２の電源端子と、該
第１．第２の’ＩＪＩ；源端子間に並列接続された２つ
のヒユーズ回路と、該２つのヒユーズ回路に接続され少
なくとも１つのヒユーズ回路が溶断のときにヒユーズ溶
断を検出するヒユーズ溶断検出回路と、該ヒユーズ溶断
検出回路および前記２つのヒユーズ回路に接続され前記
ヒユーズ回路のうち１つのヒユーズ回路のみの溶断か否
かを判別する判別回路とを具備することを特徴とする情
報記憶回路。 ８、前記各ヒユーズ回路が、前記第１の電源端子に接続
されたヒユーズ、および、該ヒユーズと前記第２の電源
端子との間に接続された負荷を具備する特許請求の範囲
第７項に記載の情報記憶回路。 ９、前記負荷がソースもしくはドレインがダートに接続
されたデプレッション形トランジスタである特許請求の
範囲第８項に記載の情報記憶回路。 １０、前記ヒユーズ溶断検出回路が、前記各ヒユーズ回
路のヒユーズと負荷との接続点に接続され７ た入力を
有するアンド回路を具備し、該アンド回路の出力によシ
前記仁ユーズ溶断を検出するようにした特許請求の範囲
第８項に記載の情報記憶回路０ １１、前記各ヒユーズ回路が前記第１．第２の電源端子
間に接続された２ツチ回路を具備し、該うッチ回路の１
つの負狗としてヒユーズを用いた特許請求の範囲第７項
に記載の情報記憶回路。 １２、前記ヒユーズ溶断検出回路が、前記各ヒユーズ回
路のラッチ回路の非ヒユーズ側出力に接続゛された入力
を肩するオア回路を具備し、該オア回路の出力によシ前
記ヒユーズ溶断を検出するようにした特許請求の範囲第
１Ｖ項に記載の情報記憶回路。 １３、前記判別回路が、前記各ヒユーズ回路のヒユーズ
と負荷との接続点に接続された入力を有するオア回路、
および、該オア回路に直列接続され前記アンド回路の出
力によって匍制御されるトランジスタを具備し、該オア
回路と該トランジスタとの直列回路の一端が前記第２の
′電源端子に接続され、該直列回路の他端を前記判別回
路の出力とした特許請求の範囲第１０項に記載の情報記
憶回路。 １４、前記判別回路が、前記各ヒユーズ回路のヒユーズ
側出力に接続された入力を有する他のオア回路、および
、該他のオア回路に直列接続され該他のオア回路の出力
によって制御されるトランジスタを具備し、該他のオア
回路と該トランジスタとの直列回路の一端が前記第２の
電源端子に接続され、該直列回路の他端を前記判別回路
の出力とした特許請求の範囲第１２項に記載の情報記憶
回路。 （′ｂ６図（Ａ） Ａえ Ａｉ
Claims (1)
- 【特許請求の範囲】 １、 ヒユーズの溶断の有無によ多情報を記憶するため
の積罪セ迅記憶回路において、第１ ＋ ＠ ２の電源
端子と、該第１．第２の電源端子間に並列接続された２
つのヒユーズ回路と、該２つのヒユーズ回路に接続され
少なくとも１つのヒユーズ回路が溶断のときにヒユーズ
溶断を検出するヒーーズ溶断検出回路とを具備すること
をｌ員数とする情報記憶回路。 ２、前記各ヒーーズ回路が、ｌ］ｆｌ記第１の電Ａｔ端
子に接続されたと一一ズ、および、該ヒユーズと前記第
２の電源端子との間に接続された負荷を具備する特許請
求の範囲第１項に記載の情報８己憶装姐。 ３、前記負荷がソースもしくはドレインがダートに接続
されたデグレッション形トランノスタである特許請求の
範囲第２項に記載の情報１田、鉱回路。 ４、前記ヒーーズ溶断検出回路が、前記各ヒユーズ回路
のと一一ズと負荷との接続点に接続された入力を有する
アンド回路を具備し、該アンド回路の出力によシ前記ヒ
ーーズ浴断を検出するようにした特許請求の範囲第２項
に記載の情報記憶回路０ ５、前記各ヒユーズ回路が前記第１．第２の電源端子間
に接続されたラッチ回路を具備し、該ラッチ回路の１つ
の負荷としてヒユーズを用いた特許請求の範囲第１項に
記載の情報記憶回路０６、前記ヒーーズ溶断検出回路が
、前記各ヒユーズ回路のラッチ回路の非ヒ−ズ側出力に
接続された入力を有するオア回路を具備し、該オア回路
の出力によシ前記ヒーーズ溶断を検出するようにした特
許請求の範囲第５項に記載の情報記憶回路。 ７、 ヒユーズの溶断の有無によ多情報を記憶するため
の積粗虹ミ記憶囲路において、第１．第２の電源端子と
、該第１．第２の電源端子間に並列接続された２つのヒ
ユーズ回路と、該２つのヒユーズ回路に接続され少なく
とも１つのヒーーズ回路が溶断のときにヒユーズ溶断を
検出するヒューズ溶断検出回路と、該と−−ズ浴断検出
回路および前記２つのヒユーズ回路に接続され前記ヒー
−ズ回絡めうち１つのヒユーズ回路のみの＃断か否かを
判別する判別回路とを具備することを特徴とする情報記
憶回路。 ８、前記各ヒユーズ回路が、前６ピ第１０゛嵐源端子に
接続されたヒユーズ、および、該ヒユーズと前記第２の
′電源端子との間に接続された負荷を具備する特ｉ／「
請求の範囲第７項に記載の情報記憶装置。 ９、 前記負荷がソースもしくはドレインがダートに接
続されたｒ７°レッション形トランジスタである特許請
求の範囲第８項に記載の情報記イ、は回路。 ｌＯ１前記ヒユーズ溶断検出回路が、前記各ヒユーズ回
路のと一一ズと負荷との接続点に接続された入力を有す
るアンド回路を具ψ１ｉ７Ｌ、該アンド回路の出力によ
シ前記ヒーーズ溶断を検出するようにした特許請求の範
囲第８項にｉ自戒のｔｉ’を報記憶回路。 １１、前Ｂピ各ヒーーズ回路がＩＪＩＪ Ｆｊｌｊゐシ
１．第２の電源端子間に接続されたラッチ回路全具備し
、該ラッチ回路の１つの負荷としてヒユーズを用いた特
許請求の範囲ｌＡ７項に記載の情報記憶回路。 １２、前記ヒーーズ溶断検出回路が、前記各ヒユーズ回
路のラッチ回路の非ヒーーズ飼出力に接続された入力を
有するオア回路を具備し、該オア回路の出力によシ前記
ヒ≦−ズ溶断を検出するようにした特許請求の範囲第１
１項に記載の情報記憶回路◇ １３、前記判別回路が、前記各ヒユーズ回路のヒユーズ
と負荷との接続点に接続された入力を有するオア回路、
および、該オア回路に直列接続され前記アンド回路の出
力によって制御されるトランジスタを具備し、該オア回
路と該トランジスタとの直列回路の一端が前記第２の′
電源端子に接続され、該直列回路の他端を前記判別兜路
の出力とした特許請求の範囲第１θ項に記載の情報Ｍｅ
憶回路。 １４、前記判別回路が、前記各ヒユーズ回路のヒーーズ
側出力に接続された入力を有する他のオア回路、および
、該他のオア回路に直列接続され前記オフ 回路の出力
によってｔｌｊＵ ｌ１ｌｌｌ ’ｇれるトランジスタ
を具備し、該他のオア回路と該トランジスタとの直列回
路の一端が前記第２の電源端子に接続され、該直列回路
の他端を前記判別回路の出方とじた特許請求の範囲第４
２項に記載の情報記憶回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209860A JPS60103594A (ja) | 1983-11-10 | 1983-11-10 | 情報記憶回路 |
| EP84302451A EP0151849B1 (en) | 1983-11-10 | 1984-04-10 | Information storing circuit using blown and unblown fuses |
| US06/598,742 US4592025A (en) | 1983-11-10 | 1984-04-10 | Information storing circuit using blown and unblown fuses |
| DE8484302451T DE3481391D1 (de) | 1983-11-10 | 1984-04-10 | Schaltung zur informationsspeicherung unter verwendung von aufgeschmolzenen und unaufgeschmolzenen schmelzverbindungen. |
| CA000451807A CA1216901A (en) | 1983-11-10 | 1984-04-11 | Information storing circuit using blown and unblown fuses |
| KR1019840002435A KR910005596B1 (ko) | 1983-11-10 | 1984-05-04 | 용단 및 비용단퓨즈를 사용한 정보기억회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209860A JPS60103594A (ja) | 1983-11-10 | 1983-11-10 | 情報記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103594A true JPS60103594A (ja) | 1985-06-07 |
| JPS6322399B2 JPS6322399B2 (ja) | 1988-05-11 |
Family
ID=16579821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209860A Granted JPS60103594A (ja) | 1983-11-10 | 1983-11-10 | 情報記憶回路 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0151849B1 (ja) |
| JP (1) | JPS60103594A (ja) |
| KR (1) | KR910005596B1 (ja) |
| CA (1) | CA1216901A (ja) |
| DE (1) | DE3481391D1 (ja) |
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-
1983
- 1983-11-10 JP JP58209860A patent/JPS60103594A/ja active Granted
-
1984
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- 1984-04-10 EP EP84302451A patent/EP0151849B1/en not_active Expired - Lifetime
- 1984-04-10 DE DE8484302451T patent/DE3481391D1/de not_active Expired - Lifetime
- 1984-04-11 CA CA000451807A patent/CA1216901A/en not_active Expired
- 1984-05-04 KR KR1019840002435A patent/KR910005596B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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