JPS60106207A - スロツト線路バランス形周波数逓倍回路 - Google Patents
スロツト線路バランス形周波数逓倍回路Info
- Publication number
- JPS60106207A JPS60106207A JP58214451A JP21445183A JPS60106207A JP S60106207 A JPS60106207 A JP S60106207A JP 58214451 A JP58214451 A JP 58214451A JP 21445183 A JP21445183 A JP 21445183A JP S60106207 A JPS60106207 A JP S60106207A
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- JP
- Japan
- Prior art keywords
- line
- slot
- lines
- electrodes
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
- H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
- H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はトランジスタを用い、かつマイクロ波集積回
路化したバランス形周波数逓倍回路に関するものである
。
路化したバランス形周波数逓倍回路に関するものである
。
〈従来技術〉
従来のバランス形周波数逓倍回路は第１図に示すように
入力ポート１はマイクロストリップ線路の入力線路２を
通じてバラン（逆相分配回路）３ンこ接続される。バラ
ン３の互に逆位相の出力ボートはコンデンサ４．５をそ
れぞれ通してマイクロストリップ線路６．７の一端に接
続され、マイク［１ストリップ線路６．７の各他端は電
界効果トランジスタ（ＦＥＴ）８．９の各ゲート電極１
１゜１２にそれぞれ金線１３．１４’を通じて接続され
る。第２図にＦ’ＥＴ９０部分の断面を示すように導体
基体１５上に誘電体基板１６．１７の接地導体層１８．
１９が対接して接続され、誘電体基板１６．１７が近接
しで配され、これら間にＦＥＴ８．９がそのソース電極
２１．２２（２１は開示せず）を導体基体１５に接続し
て取付けられる。
入力ポート１はマイクロストリップ線路の入力線路２を
通じてバラン（逆相分配回路）３ンこ接続される。バラ
ン３の互に逆位相の出力ボートはコンデンサ４．５をそ
れぞれ通してマイクロストリップ線路６．７の一端に接
続され、マイク［１ストリップ線路６．７の各他端は電
界効果トランジスタ（ＦＥＴ）８．９の各ゲート電極１
１゜１２にそれぞれ金線１３．１４’を通じて接続され
る。第２図にＦ’ＥＴ９０部分の断面を示すように導体
基体１５上に誘電体基板１６．１７の接地導体層１８．
１９が対接して接続され、誘電体基板１６．１７が近接
しで配され、これら間にＦＥＴ８．９がそのソース電極
２１．２２（２１は開示せず）を導体基体１５に接続し
て取付けられる。
誘電体基板１６上に入力線路２、バラン３が形成されて
いる。バラン３の出力ボートと反対側はスルーホール２
３．２４を通じて接地導体層１８と接続される。ストリ
ップ線路６，７は細いストリップ導体２５．２６ｅ通じ
て直流バイアス印加端子２７．２８に接続される。ＦＥ
Ｔ８．９のドレイン電極３１．３２はそれぞれ金線３３
．３４を通じて誘電体基板１９上のマイクロストリップ
線路３５の両端に接続される。マイクロストリップ線路
３５の中点はマイクロストリップ線路の出力線路３６を
通じて出力ボート３７に接続される。
いる。バラン３の出力ボートと反対側はスルーホール２
３．２４を通じて接地導体層１８と接続される。ストリ
ップ線路６，７は細いストリップ導体２５．２６ｅ通じ
て直流バイアス印加端子２７．２８に接続される。ＦＥ
Ｔ８．９のドレイン電極３１．３２はそれぞれ金線３３
．３４を通じて誘電体基板１９上のマイクロストリップ
線路３５の両端に接続される。マイクロストリップ線路
３５の中点はマイクロストリップ線路の出力線路３６を
通じて出力ボート３７に接続される。
出力線路３６はストリップ導体３８を通じて直流バイア
ス印加用端子３９に接続される。
ス印加用端子３９に接続される。
入力ポート１からの入力信号はバラン３によって逆相分
配されてＦＥＴ８．９に加えられ、Ｆ’ＥＴ８．９の非
直線特性により発生した逓倍波が出力ボート３７より得
られる。バラン３ではスルーホール２３．２４を通して
マイクロストリップ線路の一端を接地する必要があるた
め、周波数が高くなると接続部の寄生素子の影響が大き
く々す、バラン３の特性が劣化し、逓倍損失が増加する
問題が生じる。そのため逓倍利得のある周波数逓倍回路
を高周波帯で実現することが難しかった。
配されてＦＥＴ８．９に加えられ、Ｆ’ＥＴ８．９の非
直線特性により発生した逓倍波が出力ボート３７より得
られる。バラン３ではスルーホール２３．２４を通して
マイクロストリップ線路の一端を接地する必要があるた
め、周波数が高くなると接続部の寄生素子の影響が大き
く々す、バラン３の特性が劣化し、逓倍損失が増加する
問題が生じる。そのため逓倍利得のある周波数逓倍回路
を高周波帯で実現することが難しかった。
〈発明の概要〉
この発明はバランを用いることなく、またスルーホール
も必要とせず比較的大きな逓倍利得を得ることができる
バランス形周波数逓倍回路を提供することを目的とする
。
も必要とせず比較的大きな逓倍利得を得ることができる
バランス形周波数逓倍回路を提供することを目的とする
。
この発明によれば第１の誘電体基板上に入力線路として
第１のスロット線路が設けられ、その第１のスロット線
路の一端においてその両側の接地４４体層に第１、第２
のトランジスタの第１の電極がそれぞれ接続され、第１
、第２のトランジスタの第２の゛電極は導体基体に接続
され、第２の誘電体ジ（板上に第２、第３のスロット線
路が平行して設けられ、これら第′２、第３のスロット
線路の一端でその間の接地導体層に第１、第２のトラン
ジスタの第３の電極がそれぞれ接続され、第２、第３の
スロット線路の他端に、第２の誘電体基板に形成された
出力線路の一端が結合され、その出力線路に第２、第３
のスロット線路の同相成分のみが出力されるように構成
される。
第１のスロット線路が設けられ、その第１のスロット線
路の一端においてその両側の接地４４体層に第１、第２
のトランジスタの第１の電極がそれぞれ接続され、第１
、第２のトランジスタの第２の゛電極は導体基体に接続
され、第２の誘電体ジ（板上に第２、第３のスロット線
路が平行して設けられ、これら第′２、第３のスロット
線路の一端でその間の接地導体層に第１、第２のトラン
ジスタの第３の電極がそれぞれ接続され、第２、第３の
スロット線路の他端に、第２の誘電体基板に形成された
出力線路の一端が結合され、その出力線路に第２、第３
のスロット線路の同相成分のみが出力されるように構成
される。
〈実施例〉
第３図乃至第５図はこの発明の実施例を示し、導体基体
１５上にそれぞれ誘電体４１．４２を介して誘電体基板
１６．１７が接近して配される。
１５上にそれぞれ誘電体４１．４２を介して誘電体基板
１６．１７が接近して配される。
誘電体基板１６．．１７間において必要に応じて導体基
体１５が誘電体基板１６．１７の底面付近に一体に延長
されている。入力ポート１は誘電体基板１６上のスロッ
ト線路の入力線路４３の一端に接続され、入力線路４３
の他端と接近してＦＥＴ８．９が誘電体基板１６．１７
の間においてソース電極にて導体基体１５に接続される
。ＦＥＴ８゜９のゲート電極１１．１２はそれぞれ金線
１３゜１４で上記入力線路４３０両側の導体層４４．４
５に接続して入力線路４３はＦＥＴ８．９と結合される
。ＦＥＴ８．９の近くに一端が位置したスロット線路４
６．４７が誘電体基板１７上には＼平行に形成され、ス
ロット線路４６．４７の曲端はスロット線路４８で互に
連結される。スロット線路４６，４７．４８の内側の導
体層４９に、ＦＥＴ８．９のドレイン電極３１．３２が
それぞれ金線３３．３４’（！−通じてスロット線路４
６．４７の一４５ｉの近くで接続される。誘電体基板１
７の底面にマイクロストリップ線路よりなる出力線路５
１が形成され、出力線路５１は誘電体基板１７の板面と
直角な方向から見てスロット線路４８とその中点で直交
している。出力線路５１の一端は開放とされ、曲端は出
力ポート３７に接続される。ス「１ソト線路４６〜４８
の外側の導体層５２はＦ Ｅ Ｔ８．９側の誘電体基板
１７の４１１！Ｉ而を通じる短絡導体層５３を通じて導
体基体１５に接続される。導体層４４，４５．４９はそ
れぞれコイル５６ 、５７ 。
体１５が誘電体基板１６．１７の底面付近に一体に延長
されている。入力ポート１は誘電体基板１６上のスロッ
ト線路の入力線路４３の一端に接続され、入力線路４３
の他端と接近してＦＥＴ８．９が誘電体基板１６．１７
の間においてソース電極にて導体基体１５に接続される
。ＦＥＴ８゜９のゲート電極１１．１２はそれぞれ金線
１３゜１４で上記入力線路４３０両側の導体層４４．４
５に接続して入力線路４３はＦＥＴ８．９と結合される
。ＦＥＴ８．９の近くに一端が位置したスロット線路４
６．４７が誘電体基板１７上には＼平行に形成され、ス
ロット線路４６．４７の曲端はスロット線路４８で互に
連結される。スロット線路４６，４７．４８の内側の導
体層４９に、ＦＥＴ８．９のドレイン電極３１．３２が
それぞれ金線３３．３４’（！−通じてスロット線路４
６．４７の一４５ｉの近くで接続される。誘電体基板１
７の底面にマイクロストリップ線路よりなる出力線路５
１が形成され、出力線路５１は誘電体基板１７の板面と
直角な方向から見てスロット線路４８とその中点で直交
している。出力線路５１の一端は開放とされ、曲端は出
力ポート３７に接続される。ス「１ソト線路４６〜４８
の外側の導体層５２はＦ Ｅ Ｔ８．９側の誘電体基板
１７の４１１！Ｉ而を通じる短絡導体層５３を通じて導
体基体１５に接続される。導体層４４，４５．４９はそ
れぞれコイル５６ 、５７ 。
５８を通じて直流バイアス印加端子２７ 、２８ 。
３９に接続される。
入力ポート１からの入力信号は入力線路４３を経てＦＥ
Ｔ８，９の各ゲート電極１１．１２に加えられる。ゲー
ト電極１１．１２はそれぞれ入力線路４３に金線１３．
１４で接続されているが、ソース電極２１’、２２に接
続された導体基体１５が、スロット線路４３を構成する
両側の導体層４４゜４５の電位の中点になるため、それ
ぞれのゲート電極１１．１２に加わる入力信号の位相は
互に逆相になる。従って２個のＦＥＴ８．９に逆相の１
苫号が加わるために第１図の従来回路で用いたバラ７３
等を用いる必要がなく、簡易な構成で逆相分配が行われ
る。またこの逆相分配の構成では周波数の適用範囲を制
限する要因が無く、高周波帯で動作できる利点がある。
Ｔ８，９の各ゲート電極１１．１２に加えられる。ゲー
ト電極１１．１２はそれぞれ入力線路４３に金線１３．
１４で接続されているが、ソース電極２１’、２２に接
続された導体基体１５が、スロット線路４３を構成する
両側の導体層４４゜４５の電位の中点になるため、それ
ぞれのゲート電極１１．１２に加わる入力信号の位相は
互に逆相になる。従って２個のＦＥＴ８．９に逆相の１
苫号が加わるために第１図の従来回路で用いたバラ７３
等を用いる必要がなく、簡易な構成で逆相分配が行われ
る。またこの逆相分配の構成では周波数の適用範囲を制
限する要因が無く、高周波帯で動作できる利点がある。
ＦＥＴ８．９のドレイン電極３１．３２より得られる出
力信号は金線３３．３４を経てスロット線路４６．４７
に加えられる。スロット線路４６゜４７の外側の導体層
５２は短絡導体層５３で導体基体１５に接続され、ＦＥ
Ｔ８，９のソース電極２１．２２と等電位になっている
ためＦＥＴ８ 。
力信号は金線３３．３４を経てスロット線路４６．４７
に加えられる。スロット線路４６゜４７の外側の導体層
５２は短絡導体層５３で導体基体１５に接続され、ＦＥ
Ｔ８，９のソース電極２１．２２と等電位になっている
ためＦＥＴ８ 。
９の各ソース・ドレイン間に生じた逓倍θりは効率良く
スロット線路４６．４’７に変換される。入力信号が互
に逆相であるため、得られる出力信号の位相は奇数次で
逆相、偶数次で同相と麿っている。
スロット線路４６．４’７に変換される。入力信号が互
に逆相であるため、得られる出力信号の位相は奇数次で
逆相、偶数次で同相と麿っている。
そのためスロット線路４６．４７の結合点、つまシスロ
ット線路４８の中点５５で奇数倍波は短絡され、偶数倍
波のみがマイクロストリップ線路５１に結合され、出力
ポート３７より２倍波等を得ることができる。中点５５
からマイクロストリップ線路５１のｊｊｌト１放点６０
までの長さを敗出す希望波の４分の１波長として希望波
を更に選択できる。
ット線路４８の中点５５で奇数倍波は短絡され、偶数倍
波のみがマイクロストリップ線路５１に結合され、出力
ポート３７より２倍波等を得ることができる。中点５５
からマイクロストリップ線路５１のｊｊｌト１放点６０
までの長さを敗出す希望波の４分の１波長として希望波
を更に選択できる。
ＦＥＴ８．９の直流バイアス印加回路（は第３図に示す
ように高周波で高インピーダンスとなるようなコイル５
６，５７．５８で簡易に構成できる利点がある。
ように高周波で高インピーダンスとなるようなコイル５
６，５７．５８で簡易に構成できる利点がある。
〈曲の実施１シリ〉
第６図及び第７図はこの発明の曲の実施例を示し、出力
ポート３７に通じる出力線路としてコプレナー線路５９
が用いられ、コプレナー線路５９の内側の導体層６１と
導体層４９とは導体線６２で接続されてスロット線路４
６．４７の同相成分を得るようにされる。これは第３図
のマイクロストリップ線路５１の代シに導体線６２、コ
プレナー線路５９を用いたものであり、同一平向上で回
路を構成できる利点がある。
ポート３７に通じる出力線路としてコプレナー線路５９
が用いられ、コプレナー線路５９の内側の導体層６１と
導体層４９とは導体線６２で接続されてスロット線路４
６．４７の同相成分を得るようにされる。これは第３図
のマイクロストリップ線路５１の代シに導体線６２、コ
プレナー線路５９を用いたものであり、同一平向上で回
路を構成できる利点がある。
第８図及び第９図はこの発明の更に曲の実施例を示し、
スロット線路４６．４７はコプレナー線路６３の各線の
一端に接続され、コプレナー線路６３を出力線路としそ
の他端は出力ポート３７に接続される。ＦＥＴ８．９か
らのスロット線路４６゜４７とコプレナー線路６３の接
続点における外側導体層が導体線６４で接続され、逆相
成分である音数倍波は短絡され、出力ポート３７へは伝
搬しない。この構成も第６図及び第７図の場合と同様に
同一平向上で回路を構成できる利点があり、さらに導体
線６４の接続位置を変えることにより基本波等の反射位
相を変えることができる利点もある。
スロット線路４６．４７はコプレナー線路６３の各線の
一端に接続され、コプレナー線路６３を出力線路としそ
の他端は出力ポート３７に接続される。ＦＥＴ８．９か
らのスロット線路４６゜４７とコプレナー線路６３の接
続点における外側導体層が導体線６４で接続され、逆相
成分である音数倍波は短絡され、出力ポート３７へは伝
搬しない。この構成も第６図及び第７図の場合と同様に
同一平向上で回路を構成できる利点があり、さらに導体
線６４の接続位置を変えることにより基本波等の反射位
相を変えることができる利点もある。
なお上述した各実施例においてＦＥＴ０代りにバイポー
ラトランジスタを用いることもできる。
ラトランジスタを用いることもできる。
〈効 果〉
以上説明したようにこの発明によれば適用周波数の範囲
を制限する要因が無い回路構成で逆相分配全実現し、か
つバランス形周波数逓倍回路としているため、高い周波
数帯でも逓倍利得のある周波数逓倍回路を得ることがで
きる利点がある。
を制限する要因が無い回路構成で逆相分配全実現し、か
つバランス形周波数逓倍回路としているため、高い周波
数帯でも逓倍利得のある周波数逓倍回路を得ることがで
きる利点がある。
第１図は従来のバランス形周波数逓倍回路を示す平面図
、第２図は第１図のＦＥＴ９附近の断面図、第３図はこ
の発明の実施例を示す平面図、第４図は第３図のＡ Ａ
’線断面図、第５図に第３図のＢＢ“線断面図、第６図
はこの発明の他の実施例を示す平面図、第７図は第６図
のＣＣ°線断面図、第８図はこの発明の更に池の例を示
す平面図、第９図は第８図のＤ Ｄ’線断面図である。 １：入力ボート、８．９：ＦＥＴ、１５：、！Ｓ！、体
基体、１６．１７：誘電体基板、２７ 、２８ 。 ３９＝直流バイアス印加端子、３７：出力ボート、４３
：入力線路、４６，４７．４８ニスロツト線路、５１：
マイクロストリップ線路の出力線路、５３：短絡導体層
、５６，５７．５８：コイル、５９．６３：コプレナー
線路、６２゜６４：導体線。 特許出願人 日本電信電話公社 代 理 人 草 野 卓
、第２図は第１図のＦＥＴ９附近の断面図、第３図はこ
の発明の実施例を示す平面図、第４図は第３図のＡ Ａ
’線断面図、第５図に第３図のＢＢ“線断面図、第６図
はこの発明の他の実施例を示す平面図、第７図は第６図
のＣＣ°線断面図、第８図はこの発明の更に池の例を示
す平面図、第９図は第８図のＤ Ｄ’線断面図である。 １：入力ボート、８．９：ＦＥＴ、１５：、！Ｓ！、体
基体、１６．１７：誘電体基板、２７ 、２８ 。 ３９＝直流バイアス印加端子、３７：出力ボート、４３
：入力線路、４６，４７．４８ニスロツト線路、５１：
マイクロストリップ線路の出力線路、５３：短絡導体層
、５６，５７．５８：コイル、５９．６３：コプレナー
線路、６２゜６４：導体線。 特許出願人 日本電信電話公社 代 理 人 草 野 卓
Claims (4)
- （１）第１の誘電体基板上に第１のスロット線路が設け
られ、その第１のスロット線路の一端が入力ボートとさ
れ、上記第１のスロット線路の他端においてその第１の
スロット線路を構成する第１、第２の接地導体層に第１
、第２のトランジスタの第１の電極がそれぞれ接続され
、これら第１、第２のトランジスタの第２の電極が導体
基体に接続され、第２の誘電体基板の一面上に第２、第
３のスロット線路が有限間隔で配置され、その第２、第
３のスロット線路ではさまれた第３の接地導体層に第２
、第３のスロット線画の一端で上記第１、第２のトラン
ジスタの第３の”電極がそれぞれ接続され、上記第２、
第３のスロット線路の外側の第４の接地導体層は上記導
体基体に接続され、第２、第３のスロット線路は出力線
路の一端に同相成分のみが結合され、その出力線路は上
記第２の誘電体基板に形成されて他端が出力ボートに接
続されているスロット線路ノくランス形周波数逓４Ｆ４
− Ｆｎ ｊ、洛。 - （２）上記第２、第３のスロット線路の他端は互に結合
され、上記出力線路は上記第２の誘電体、！＆板の曲面
に形成された一端開放のマイクロストＩＪツブ線路であ
り、そのマイクロスト１Ｊツブ１吸路は上記第２の誘電
体基板の板面と直角な方向力・ら見て上記第２、第３の
スロット線路とその結合、【、顎でこれらとはゾ直交し
ていること全特徴とする特許請求の範囲第１項記載のス
ロット線路ノくランス形周波数逓倍回路。 - （３）上記第２、第３のスロット線路の（止端は互に結
合され、その結合点と接近してこれとＨｙ直ｆｑに延長
してコプレナー線路が上記出力線「各として設けられ、
上記第２、第３のスロット線ｉｉ′各の内Ｉ１１の接地
導体層と上記コプレナー線路の内（ＩＩＩの導体とが上
記結合点において導体線で接続されていることを特徴と
する特許請求の範囲第１項３己載のスロット線路〕くラ
ンス形周波数逓イ音回路。 - （４） 上記第２、第３のスロット線路の（止端に上３
己出力線路としてコプレナー線路の一端が接続され、そ
の接続点においてそのコプレナー線路の外側の接地導体
層が導体線で短絡されていることを特徴とする特許請求
の範囲第１項記載のスロット線路バランス形周波数逓倍
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214451A JPS60106207A (ja) | 1983-11-14 | 1983-11-14 | スロツト線路バランス形周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58214451A JPS60106207A (ja) | 1983-11-14 | 1983-11-14 | スロツト線路バランス形周波数逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60106207A true JPS60106207A (ja) | 1985-06-11 |
Family
ID=16655975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58214451A Pending JPS60106207A (ja) | 1983-11-14 | 1983-11-14 | スロツト線路バランス形周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106207A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978666A (en) * | 1994-09-26 | 1999-11-02 | Endgate Corporation | Slotline-mounted flip chip structures |
-
1983
- 1983-11-14 JP JP58214451A patent/JPS60106207A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978666A (en) * | 1994-09-26 | 1999-11-02 | Endgate Corporation | Slotline-mounted flip chip structures |
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