JPS60106227A - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
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- JPS60106227A JPS60106227A JP21328783A JP21328783A JPS60106227A JP S60106227 A JPS60106227 A JP S60106227A JP 21328783 A JP21328783 A JP 21328783A JP 21328783 A JP21328783 A JP 21328783A JP S60106227 A JPS60106227 A JP S60106227A
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- 238000005070 sampling Methods 0.000 abstract description 43
- 239000003990 capacitor Substances 0.000 abstract description 7
- 238000007599 discharging Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 102100032055 Elongation of very long chain fatty acids protein 1 Human genes 0.000 abstract 1
- 102100032050 Elongation of very long chain fatty acids protein 2 Human genes 0.000 abstract 1
- 101000771413 Homo sapiens Aquaporin-9 Proteins 0.000 abstract 1
- 101000921370 Homo sapiens Elongation of very long chain fatty acids protein 1 Proteins 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はジョセフンンサ欅ンプリング装置用積分器のゲ
ート回路に係シ、特に帰還電流発生に際し、充放電動作
とその期間を制御することができ、かつスパイクを発生
させずに高速で動作することができるゲート回路に関す
るものである。
ート回路に係シ、特に帰還電流発生に際し、充放電動作
とその期間を制御することができ、かつスパイクを発生
させずに高速で動作することができるゲート回路に関す
るものである。
し従来技術〕
ジョセフソン素子は、従来の半導体素子に比べ高速スイ
ッチングと低雑音の優れた特性を持つ。
ッチングと低雑音の優れた特性を持つ。
そして、この特性を活かし、高速信号、特にジョセフソ
ン素子自体のスイッチング特性をジョセフソン素子で構
成したサンプラーでサンプリングすることが盛んに研究
されている。
ン素子自体のスイッチング特性をジョセフソン素子で構
成したサンプラーでサンプリングすることが盛んに研究
されている。
このサンプリング技術の代表的な文献としては、■ ８
．Ｍ Ｆａｒｉｓ ； Ａｐｐｌ 、 Ｐｈｙａ 、
Ｌｅｔｔ 。
．Ｍ Ｆａｒｉｓ ； Ａｐｐｌ 、 Ｐｈｙａ 、
Ｌｅｔｔ 。
３６ （１２） 、 ＰＰ １００５〜１００７ 、１
９８０■ Ｄ、Ｂ、 Ｔｕｃｋｅｒｍａｎ ； Ａｐｐ
ｌ 、Ｐｈｙｓ 。
９８０■ Ｄ、Ｂ、 Ｔｕｃｋｅｒｍａｎ ； Ａｐｐ
ｌ 、Ｐｈｙｓ 。
Ｌｅｔｔ 、 ３６（１２） 、ＰＰ１００８〜１０１
０ 、１９８０■ Ｃ，Ｈａｒｎｉｌｔｏｎ ； Ｕ、
Ｓ、 Ｐａｔｅｎｔ 、Ｎｏ。
０ 、１９８０■ Ｃ，Ｈａｒｎｉｌｔｏｎ ； Ｕ、
Ｓ、 Ｐａｔｅｎｔ 、Ｎｏ。
４．２４５，１６９ 、Ｊａｎ 、１３ ．１９８１を
挙げることができる。
挙げることができる。
このジョセフソン素子で構成されたサンプリングゲート
を第１図に、この第１図のジョセフノンサンプリングゲ
ートを用いたサンプリング装置を第２＠にそれぞれ示し
、サンプリング原理を説明する。
を第１図に、この第１図のジョセフノンサンプリングゲ
ートを用いたサンプリング装置を第２＠にそれぞれ示し
、サンプリング原理を説明する。
まず、第１図に示すサンプリングゲートは、サンプリン
グパルスＩｐと被測定信号Ｉｕおよびバイアス電流ＩＮ
を入力する磁気結合線を持ち、各々加算された電流値が
素子電流Ｉｂで定められるゲートのしきい値電流Ｉｃを
越えると出力″′１”（電圧状態；出力数ｍＶ ）とな
シ、しきい値電流ＩＣ以下のときには出力筒”（超伝導
状態；出力ＯｍＶ）と彦る。なお、０ＵＴ１はサンプラ
ーの出力が得られる出力端子である。
グパルスＩｐと被測定信号Ｉｕおよびバイアス電流ＩＮ
を入力する磁気結合線を持ち、各々加算された電流値が
素子電流Ｉｂで定められるゲートのしきい値電流Ｉｃを
越えると出力″′１”（電圧状態；出力数ｍＶ ）とな
シ、しきい値電流ＩＣ以下のときには出力筒”（超伝導
状態；出力ＯｍＶ）と彦る。なお、０ＵＴ１はサンプラ
ーの出力が得られる出力端子である。
つぎに、第２図に示す低雑音化を目的としたサンプリン
グ装置においては、装置内の信号発生回路ＳＧＣはサン
プリングゲー）ＳＧの出力状態に応じてバイアス（帰還
）電流ＩＭＯ値を変化させる、いわゆる追従比較型サン
プリング動作が行なわれる。バイアス電流ＩＭの変化方
向を、サンプリングゲー）ＳＧの出力が１”のときは、
その出力が０“となる方向に定め、また、サンプリング
ゲー）ＳＧの出力が１１０１１のときにはその出力が１
”となる方向に定め、サンプリング動作を繰シ返すと、
バイアス電流ＩＭは下記（１）式を満足する値に収束す
るＯ Ｉｕ十工ｐ十ＩＭ＝■ｏ ■１・・（１）そして、サン
プリングパルスＩｐおよびゲートのしきい値電流Ｉｃを
一定とすれば、被測定信号Ｉｕはバイアス電流ＩＭの収
束値、すなわち、信号発生回路ＳＧＣの出力を測定する
ことで得ることができる。々お、サンプリングパルスＩ
ｐを入力させる時刻を、被測定信号波形Ｉｕ（ｔ）に対
し順次遅延させれば被測定信号波形Ｉｕ（ｔ）の各々異
なった時刻の瞬時値をサンプリングすることができる。
グ装置においては、装置内の信号発生回路ＳＧＣはサン
プリングゲー）ＳＧの出力状態に応じてバイアス（帰還
）電流ＩＭＯ値を変化させる、いわゆる追従比較型サン
プリング動作が行なわれる。バイアス電流ＩＭの変化方
向を、サンプリングゲー）ＳＧの出力が１”のときは、
その出力が０“となる方向に定め、また、サンプリング
ゲー）ＳＧの出力が１１０１１のときにはその出力が１
”となる方向に定め、サンプリング動作を繰シ返すと、
バイアス電流ＩＭは下記（１）式を満足する値に収束す
るＯ Ｉｕ十工ｐ十ＩＭ＝■ｏ ■１・・（１）そして、サン
プリングパルスＩｐおよびゲートのしきい値電流Ｉｃを
一定とすれば、被測定信号Ｉｕはバイアス電流ＩＭの収
束値、すなわち、信号発生回路ＳＧＣの出力を測定する
ことで得ることができる。々お、サンプリングパルスＩ
ｐを入力させる時刻を、被測定信号波形Ｉｕ（ｔ）に対
し順次遅延させれば被測定信号波形Ｉｕ（ｔ）の各々異
なった時刻の瞬時値をサンプリングすることができる。
これは、通常のサンプリング手法と同様である。
この第２図において、ＳＰＧはサンプリングパルスＩｐ
を発生するサンプリングパルス発生！、Ｓｔはこのサン
プリングパルス発生器ＳＰＧと信号発生回路ＳＧＣを駆
動するトリガ信号、ＲＯＣは読み出しコマンド信号ＲＣ
８に基づいて信号発生回路ＳＧＣの出力を読み出す読出
し回路である。
を発生するサンプリングパルス発生！、Ｓｔはこのサン
プリングパルス発生器ＳＰＧと信号発生回路ＳＧＣを駆
動するトリガ信号、ＲＯＣは読み出しコマンド信号ＲＣ
８に基づいて信号発生回路ＳＧＣの出力を読み出す読出
し回路である。
そして、この追従比較型のジョセフソンサンプリング装
置においては、被測定信号波形Ｉｕ（ｔ）の１点を測定
するのに数多くのサンプリング動作を行なう必要があり
、高分解能で低雑音化をはかるほどその回数は増大して
いく。このため、測定時間の短縮をはかるには、トリガ
信号の繰返し周波数を高める必要がある。
置においては、被測定信号波形Ｉｕ（ｔ）の１点を測定
するのに数多くのサンプリング動作を行なう必要があり
、高分解能で低雑音化をはかるほどその回数は増大して
いく。このため、測定時間の短縮をはかるには、トリガ
信号の繰返し周波数を高める必要がある。
また、従来のこの種の追従比較型サンプリング装置にお
いては、第３図に示すディジタルＩＣを用いた信号発生
回路か、第４図に示すゲートされたアナログ積分器が用
いられていた。
いては、第３図に示すディジタルＩＣを用いた信号発生
回路か、第４図に示すゲートされたアナログ積分器が用
いられていた。
この第３図において、ＩＮはサンプリングゲート（第２
図のＳＧ参照）の出力が印加される入力端子、ＣＵＮ’
ｊ’はこの入力端子ＩＮからの入力信号を計数するアッ
プΦダウンカウンタ（ＵＰ／ＤＯＷＮカウンタ）、ＣＮ
ＶはこのＵＰ／ＤＯＷＯカウンタＣＵＮＴからのディジ
タル信号をアナログ信号に変換するディジタル・アナロ
グ変換器（Ｄ／Ａコンバータ）、０ＵＴ３はバイアス電
源ＩＭが得られる出力端子である。なお、ＵＰ／Ｄｏｗ
ＮカウンタＣＵＮＴにおいて、ＣＫはトリガ信号入力端
子ＴＴからのトリガ信号が印加されるクロック端子、Ｍ
ＳＢは最上位桁（ビット）を示し１． ＬＳＢは最下位
桁（ビット）を示す。
図のＳＧ参照）の出力が印加される入力端子、ＣＵＮ’
ｊ’はこの入力端子ＩＮからの入力信号を計数するアッ
プΦダウンカウンタ（ＵＰ／ＤＯＷＮカウンタ）、ＣＮ
ＶはこのＵＰ／ＤＯＷＯカウンタＣＵＮＴからのディジ
タル信号をアナログ信号に変換するディジタル・アナロ
グ変換器（Ｄ／Ａコンバータ）、０ＵＴ３はバイアス電
源ＩＭが得られる出力端子である。なお、ＵＰ／Ｄｏｗ
ＮカウンタＣＵＮＴにおいて、ＣＫはトリガ信号入力端
子ＴＴからのトリガ信号が印加されるクロック端子、Ｍ
ＳＢは最上位桁（ビット）を示し１． ＬＳＢは最下位
桁（ビット）を示す。
第４図において第３図と同一符号のものは相当部分を示
し、ＡＭＰは入力端子ＩＮからのサンプリングゲート出
力を増幅する増幅器、ＡＤＣは増幅器ＡＭＰの出力とオ
フセット信号Ｏｓを合成する加算回路、ＧＴはトリガ信
号入力端子ＴＴがらのトリガ信号によって制御され、加
算回路ＡＤＣの出力をスイッチングするゲート回路、Ｉ
ＮＣはこのゲート回路ＧＴの出力を積分する積分器であ
る。
し、ＡＭＰは入力端子ＩＮからのサンプリングゲート出
力を増幅する増幅器、ＡＤＣは増幅器ＡＭＰの出力とオ
フセット信号Ｏｓを合成する加算回路、ＧＴはトリガ信
号入力端子ＴＴがらのトリガ信号によって制御され、加
算回路ＡＤＣの出力をスイッチングするゲート回路、Ｉ
ＮＣはこのゲート回路ＧＴの出力を積分する積分器であ
る。
この第３図に示すディジタルＩＣで構成した信号発生回
路は、高速動作が可能ではあるが、出力端子ＯＵＴ、に
得られるバイアス電流１ｙにはノイズおよびスパイクが
発生し、フィルタ回路を挿入する必要が生じる。（Ｒｏ
Ｅ、Ｈａｒｒｉｓ他″Ｅｌｅｃｔｒｏ−ｎｉｃａｌｌｙ
Ａｄｊｕｓｔａｂｌｅ Ｄｅｌａｙ ｆｏｒ Ｊｏｓ
ｅｐｈｓｏｎＴｅｃｈｎｏｌｏｇｙ”ＩＥＥＥ Ｖｏｌ
、ＥＤＬ−３、Ｎｏ、９Ｐ２０１ 参照） このため、トリガ信号の周波数を高くすると、バイアス
電流ＩＭの出力変化に位相遅れが発生し、高分解能動作
ができなくなるという欠点があった。
路は、高速動作が可能ではあるが、出力端子ＯＵＴ、に
得られるバイアス電流１ｙにはノイズおよびスパイクが
発生し、フィルタ回路を挿入する必要が生じる。（Ｒｏ
Ｅ、Ｈａｒｒｉｓ他″Ｅｌｅｃｔｒｏ−ｎｉｃａｌｌｙ
Ａｄｊｕｓｔａｂｌｅ Ｄｅｌａｙ ｆｏｒ Ｊｏｓ
ｅｐｈｓｏｎＴｅｃｈｎｏｌｏｇｙ”ＩＥＥＥ Ｖｏｌ
、ＥＤＬ−３、Ｎｏ、９Ｐ２０１ 参照） このため、トリガ信号の周波数を高くすると、バイアス
電流ＩＭの出力変化に位相遅れが発生し、高分解能動作
ができなくなるという欠点があった。
一方、第４図に示すアナログ積分器を用いた信号発生回
路においては、オフセット信号０．が加えられることに
よって値が等しくなったポジおよびネガ極性のサンプリ
ングゲート出力信号を、ゲート回路ＧＴである一定時間
だけゲートして積分器ＩＮＣに入力することが必要とな
る。そして、このためのゲート手段としてはＦＥＴ々ど
のアナログスイッチが使用されるが、高速のスイッチン
グを行表わせるとスイッチの制御信号（コントロール信
号）の漏れが大きくなシ、積分器ＩＮＣの出力にスパイ
クを発生させるという欠点があった。また、このスパイ
クを取シ除くため、フィルタ回路を積分器ＩＮＣの出力
端子に挿入する必要が生じ、前述の第３図に示すディジ
タルＩＣで構成した信号発生Ｎ路と同様にトリガ信号の
周波数を高めることが間離になるという欠点を有してい
る。
路においては、オフセット信号０．が加えられることに
よって値が等しくなったポジおよびネガ極性のサンプリ
ングゲート出力信号を、ゲート回路ＧＴである一定時間
だけゲートして積分器ＩＮＣに入力することが必要とな
る。そして、このためのゲート手段としてはＦＥＴ々ど
のアナログスイッチが使用されるが、高速のスイッチン
グを行表わせるとスイッチの制御信号（コントロール信
号）の漏れが大きくなシ、積分器ＩＮＣの出力にスパイ
クを発生させるという欠点があった。また、このスパイ
クを取シ除くため、フィルタ回路を積分器ＩＮＣの出力
端子に挿入する必要が生じ、前述の第３図に示すディジ
タルＩＣで構成した信号発生Ｎ路と同様にトリガ信号の
周波数を高めることが間離になるという欠点を有してい
る。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は高速スイッチング動作とスパイク発生のガいゲート回
路を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は高速スイッチング動作とスパイク発生のガいゲート回
路を提供することにある。
このような目的を達成するため、本発明は、積分器を充
放電させるために設けられたポジおよびネガの二つの電
流源を、サンプリングゲート出力とトリガ信号の制御信
号（コントロール信号）により選択的に積分回路に出力
させるようにしたものである。
放電させるために設けられたポジおよびネガの二つの電
流源を、サンプリングゲート出力とトリガ信号の制御信
号（コントロール信号）により選択的に積分回路に出力
させるようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第５図は本発明によるゲート回路の一実施例を示す構成
図である。
図である。
図において、ＳＴはサンプリングゲート出力が印加され
る入力端子、ＴＴはトリガ信号が印加される入力端子、
０ＵＴ４はゲート出力が得られる出力端子である。
る入力端子、ＴＴはトリガ信号が印加される入力端子、
０ＵＴ４はゲート出力が得られる出力端子である。
Ｔｒ １ ｒ ＴＴ２は第１の電流スイッチを構成する
ＮＰＮ Ｗの同種のトランジスタで、そのエミッタは共
通接続され、この接続点は高抵抗Ｒ１を介して負極性の
電源−Ｅ、に接続され、トランジスタＴｒｌのベースは
入力端子ＳＴに接続され、また、トランジスタＴｒ２の
コレクタは接地され、ベースはこの第１の電流スイッチ
のしきい値を定める基準電圧源ＳＥＩに接続されている
。
ＮＰＮ Ｗの同種のトランジスタで、そのエミッタは共
通接続され、この接続点は高抵抗Ｒ１を介して負極性の
電源−Ｅ、に接続され、トランジスタＴｒｌのベースは
入力端子ＳＴに接続され、また、トランジスタＴｒ２の
コレクタは接地され、ベースはこの第１の電流スイッチ
のしきい値を定める基準電圧源ＳＥＩに接続されている
。
”ｒ ｓ ＋ Ｔｒ４は第２の電流スイッチを構成する
ＮＰＮ型の同種のトランジスタで、そのエミッタは共通
接続され、この接続点は高抵抗Ｒ２を介して負極性の電
源−Ｅ、に接続され、トランジスタＴｒ３のベースは入
力−子ＴＴに接続され、また、トランジスタＴｒ４のベ
ースは第２の電流スイッチのしきい値を定める基準電圧
源ＳＥ２に接続されている。そして、このトランジスタ
Ｔｒ４と基準電圧源ＳＥ２は第１のスイッチーヂ手段Ｓ
ＷＩを構成している。
ＮＰＮ型の同種のトランジスタで、そのエミッタは共通
接続され、この接続点は高抵抗Ｒ２を介して負極性の電
源−Ｅ、に接続され、トランジスタＴｒ３のベースは入
力−子ＴＴに接続され、また、トランジスタＴｒ４のベ
ースは第２の電流スイッチのしきい値を定める基準電圧
源ＳＥ２に接続されている。そして、このトランジスタ
Ｔｒ４と基準電圧源ＳＥ２は第１のスイッチーヂ手段Ｓ
ＷＩを構成している。
Ｒｓ ｔ Ｒ４＠壱〇’ｌ＠Ｒ，は正極性の電源＋Ｅ２
と負。
と負。
極性の電源−Ｒ３との間に直列接続′されｆ抵抗器（以
下、抵抗と略称する）で、その抵抗Ｒ３と抵抗Ｒ４の接
続点は第２の電流スイッチを構成するトランジスタＴｒ
４のコレクタ（第１の出力端子）に接続され、抵抗Ｒ４
と抵抗Ｒ５の接続点は第１の電流スイッチを構成するト
ランジスタＴｒ、のコレクタに接続され、また、抵抗Ｒ
５と抵抗Ｒ６の接続点は第２の電流スイッチを構成する
トランジスタＴｒ３のコレクタ（第２の出力端子）に接
続されている。なお、抵抗Ｂ３と抵抗Ｒ６および抵抗Ｒ
４と抵抗Ｒ５はそれぞれ等しい抵抗値となっておシ、ま
た抵抗Ｒ４と抵抗Ｒ，の接続点は直接入力端子ＳＴに接
続するとともできる。
下、抵抗と略称する）で、その抵抗Ｒ３と抵抗Ｒ４の接
続点は第２の電流スイッチを構成するトランジスタＴｒ
４のコレクタ（第１の出力端子）に接続され、抵抗Ｒ４
と抵抗Ｒ５の接続点は第１の電流スイッチを構成するト
ランジスタＴｒ、のコレクタに接続され、また、抵抗Ｒ
５と抵抗Ｒ６の接続点は第２の電流スイッチを構成する
トランジスタＴｒ３のコレクタ（第２の出力端子）に接
続されている。なお、抵抗Ｂ３と抵抗Ｒ６および抵抗Ｒ
４と抵抗Ｒ５はそれぞれ等しい抵抗値となっておシ、ま
た抵抗Ｒ４と抵抗Ｒ，の接続点は直接入力端子ＳＴに接
続するとともできる。
ＴｒＳ ｌ ’ｉ’ｒ ａは第３の電流スイッチ（第２
のスイッチ手段）を構成するＰＮＰ型の同種のトランジ
スタで、そのエミッタは共通接続され、この接続点は電
流源ＣＣ８ｌに接続され、トランジスタＴｒ、のベース
は抵抗Ｒ３＋ Ｒ４の接続点に接続され、また、トラン
ジスタＴｒ６のべ、マ、スはとの第３の電流スイッチの
しきい値を定める基準電圧源ＳＥ、に接続されている。
のスイッチ手段）を構成するＰＮＰ型の同種のトランジ
スタで、そのエミッタは共通接続され、この接続点は電
流源ＣＣ８ｌに接続され、トランジスタＴｒ、のベース
は抵抗Ｒ３＋ Ｒ４の接続点に接続され、また、トラン
ジスタＴｒ６のべ、マ、スはとの第３の電流スイッチの
しきい値を定める基準電圧源ＳＥ、に接続されている。
そして、このトランジスタＴｒｇ ＋ ’ｒｒ ａと電
流源ＣＣＳ １および基準電圧源ＳＥ３は第２図のスイ
ッチ手段ＳＷ２を構成している。
流源ＣＣＳ １および基準電圧源ＳＥ３は第２図のスイ
ッチ手段ＳＷ２を構成している。
Ｔｒ ７ ＋ Ｔｙ ｇは第４の電流スイッチを構成す
るＮＰＮ型の同種のトランジスタで、そのエミッタは共
通接続され、この接続点は電流源ＣＣ８２に接続サレ、
トランジスタＴｒ７のベースは抵ＫＲ５，Ｈ。
るＮＰＮ型の同種のトランジスタで、そのエミッタは共
通接続され、この接続点は電流源ＣＣ８２に接続サレ、
トランジスタＴｒ７のベースは抵ＫＲ５，Ｈ。
の接続点に接続され、そのコレクタは第３の電流スイッ
チを構成するトランジスタＴｒｓのコレクタに接続され
、その接続点は接地され、また、トランジスタＴｙｓの
ベースはこの第４の電流スイッチのしきい値を定める基
準電圧源ＳＥ４に接続され、コレクタは第３の電流スイ
ッチを構成するトランジスタＴｒ６のコレクタに接続さ
れ、その接続点は他端を接地した積分用キャパシタＣの
一端に接続されると共に出力端子０ＵＴ４ （第３の出
力端子）に接続されている。そして、このトランジスタ
Ｔｙ７＋Ｔｒｓと電流源ＣＣ８２および基準電圧源５Ｅ
４（第２の基準電圧源）は第３のスイッチ手段８Ｗ３を
構成している。
チを構成するトランジスタＴｒｓのコレクタに接続され
、その接続点は接地され、また、トランジスタＴｙｓの
ベースはこの第４の電流スイッチのしきい値を定める基
準電圧源ＳＥ４に接続され、コレクタは第３の電流スイ
ッチを構成するトランジスタＴｒ６のコレクタに接続さ
れ、その接続点は他端を接地した積分用キャパシタＣの
一端に接続されると共に出力端子０ＵＴ４ （第３の出
力端子）に接続されている。そして、このトランジスタ
Ｔｙ７＋Ｔｒｓと電流源ＣＣ８２および基準電圧源５Ｅ
４（第２の基準電圧源）は第３のスイッチ手段８Ｗ３を
構成している。
なお、この実施例においては第２のスイッチ手段ＳＷ２
におけるトランジスタＴ’ｒｓのコレクタを第３のスイ
ッチ手段ＳＷ３におけるトランジスタＴ’ｒｙのコレク
タに接続し、その接続点を接地した場合を示したが、そ
れぞれのトランジスタＴｒｓ ＋ Ｔｒ７のコレクタを
抵抗を介して接地するように構成することもできる。す
なわち、各コレクタは電源電圧に接続されている。
におけるトランジスタＴ’ｒｓのコレクタを第３のスイ
ッチ手段ＳＷ３におけるトランジスタＴ’ｒｙのコレク
タに接続し、その接続点を接地した場合を示したが、そ
れぞれのトランジスタＴｒｓ ＋ Ｔｒ７のコレクタを
抵抗を介して接地するように構成することもできる。す
なわち、各コレクタは電源電圧に接続されている。
つぎに、この第５図にボす実施例の動作を第６図を参照
して説明する。
して説明する。
この第６図は第５図におけるトランジスタＴ’ｒｓとト
ランジスタ’Ｉ’ｒｙのベース電圧を示す動作説明図で
ある。
ランジスタ’Ｉ’ｒｙのベース電圧を示す動作説明図で
ある。
まず、トリガ信号が入力端子ＴＴに入力していない状態
の場合について説明する。
の場合について説明する。
このトリガ入力がないときには、トランジスタＴｒ３（
７１）ベース電圧はトランジスタＴｒ４０ベース電圧よ
り低くカリ、第２の電流スイッチはトランジスタＴｒ４
が導通した状態となっている。また、入力端子ＳＴに入
力するサンプリングゲート出力を”０″状態とすると、
トランジスタＴｒ１のベース電圧はトランジスタＴｒ２
のベース電圧よシ低くなシ、第１の電流スイッチはトラ
ンジスタＴｒ２が導通している状態となる。
７１）ベース電圧はトランジスタＴｒ４０ベース電圧よ
り低くカリ、第２の電流スイッチはトランジスタＴｒ４
が導通した状態となっている。また、入力端子ＳＴに入
力するサンプリングゲート出力を”０″状態とすると、
トランジスタＴｒ１のベース電圧はトランジスタＴｒ２
のベース電圧よシ低くなシ、第１の電流スイッチはトラ
ンジスタＴｒ２が導通している状態となる。
以上の状態におけるトランジスタＴｒｇとトランジスタ
Ｔｒ７のベース電圧を第６図の一点鎖線で示す０ そして、第１の電流スイッチに流れる電流を１１ ＋第
２の電流スイッチに流れる電流をＸ２とし、また、抵抗
Ｒ３と抵抗Ｒ６の値をＲ１、抵抗Ｒ４と抵抗Ｒ５の値を
Ｒ２とすれば、トランジスタＴｒ６のベース電圧Ｖｓｏ
’、Ｍ６図Ｖｔｏ参照）とトランジスタＴｒ７のベース
電圧Ｖ２０（第６図のＶ２０参照）往それぞれ下記（２
）式および（３）式で表わされる。
Ｔｒ７のベース電圧を第６図の一点鎖線で示す０ そして、第１の電流スイッチに流れる電流を１１ ＋第
２の電流スイッチに流れる電流をＸ２とし、また、抵抗
Ｒ３と抵抗Ｒ６の値をＲ１、抵抗Ｒ４と抵抗Ｒ５の値を
Ｒ２とすれば、トランジスタＴｒ６のベース電圧Ｖｓｏ
’、Ｍ６図Ｖｔｏ参照）とトランジスタＴｒ７のベース
電圧Ｖ２０（第６図のＶ２０参照）往それぞれ下記（２
）式および（３）式で表わされる。
働・・・・（３）
ただし、ＲＴ＝２ （Ｒ１十Ｒ２）でｓｂ、ｖｔ ｌ
ｖ２についたサフィックスは入力端子ＳＴに入力したサ
ンプリングゲート出力のレベルが′０”でおることを示
す。
ｖ２についたサフィックスは入力端子ＳＴに入力したサ
ンプリングゲート出力のレベルが′０”でおることを示
す。
つぎに、サンプリングゲート出力が印加される入力端子
ＳＴの入力レベルが”１”と碌ると、第１の電流スイッ
チはトランジスタＴｒｔが４通する。
ＳＴの入力レベルが”１”と碌ると、第１の電流スイッ
チはトランジスタＴｒｔが４通する。
このときのトランジスタＴｒ３のベース電圧ｖｌとトラ
ンジスタＴｒ７のベース電圧ｖ２はそれぞれ下記（４）
式および（５）式で表わされる。
ンジスタＴｒ７のベース電圧ｖ２はそれぞれ下記（４）
式および（５）式で表わされる。
上記（２） 、 （３） 、 ＠）および（５）式よシ
、トランジスタＴｒ５とトランジスタＴｒ７０ベース電
位差ΔＶはで表わされ、また、サンプリングゲート出力
を入力とする入力端子ＳＴの入力レベルにより、各トラ
ンジスタＴｒ６１ Ｔｒ７のベース電圧ｖ１．ｖ２はそ
力レベルが１′″のときには第６図の二点鎖線で表わさ
れるＶｔｔおよびｖ２１となることがわかる。
、トランジスタＴｒ５とトランジスタＴｒ７０ベース電
位差ΔＶはで表わされ、また、サンプリングゲート出力
を入力とする入力端子ＳＴの入力レベルにより、各トラ
ンジスタＴｒ６１ Ｔｒ７のベース電圧ｖ１．ｖ２はそ
力レベルが１′″のときには第６図の二点鎖線で表わさ
れるＶｔｔおよびｖ２１となることがわかる。
つぎに、入力端子ＳＴに加えられているサンプリングゲ
ート出力が０″のときに入力端子ＴＴにトリガ信号が４
丁の期間だけ入力すると、第２の電流スイッチがΔＴの
期間だけ反転し、トランジスタＴｒ３が導通する。
ート出力が０″のときに入力端子ＴＴにトリガ信号が４
丁の期間だけ入力すると、第２の電流スイッチがΔＴの
期間だけ反転し、トランジスタＴｒ３が導通する。
このときのトランジスタＴｒ５とトランジスタＴｒ７の
ベース電圧をｖｆ 、■２′とすると、このベース電圧
Ｖｌ’ ＋ Ｖｊ はそれぞれ下記（６）式および（７
）式で表わされる。
ベース電圧をｖｆ 、■２′とすると、このベース電圧
Ｖｌ’ ＋ Ｖｊ はそれぞれ下記（６）式および（７
）式で表わされる。
・争・・・（７）
ランする。そして、入力端子ＳＴに印加されるサンプリ
ングゲート出力が１”のときも、トリガ信号入力期間は
ｖ１１′はＶｌｌよりステップアップし、ｖ２．′はＶ
ｌｌ よりステップダウンする。この態様を第６図に実
線で示す。
ングゲート出力が１”のときも、トリガ信号入力期間は
ｖ１１′はＶｌｌよりステップアップし、ｖ２．′はＶ
ｌｌ よりステップダウンする。この態様を第６図に実
線で示す。
いま、第３の電流スイッチの基準電圧源ＳＥ３の基準電
圧（第６図のＳＥ３参照）をＶｔｏ’とｖ１１’の中間
に、また、第４の電流スイッチの基準電圧源ＳＥ４の基
準電圧（第６図の８Ｅ４参照）をｖ２ｏ′ とＶ２１’
の中間にそれぞれ第６図の点線で示す如く設定する。
圧（第６図のＳＥ３参照）をＶｔｏ’とｖ１１’の中間
に、また、第４の電流スイッチの基準電圧源ＳＥ４の基
準電圧（第６図の８Ｅ４参照）をｖ２ｏ′ とＶ２１’
の中間にそれぞれ第６図の点線で示す如く設定する。
以上の状態では、第３の電流スイッチは、サンプリング
ゲート出力が′０″でかっトリガ信号が入力したときだ
けスイッチし、電流源ＣＣＳ 、の電流が積分用キャパ
シタＣを充電する。この結果、とのキャパシタＣの電圧
は二ΔＴ だけ増加する。
ゲート出力が′０″でかっトリガ信号が入力したときだ
けスイッチし、電流源ＣＣＳ 、の電流が積分用キャパ
シタＣを充電する。この結果、とのキャパシタＣの電圧
は二ΔＴ だけ増加する。
ただし、Ｉ＋は電流源ＣＣ８＋の出力電流、Ｃはキャパ
シタＣの容量値である。
シタＣの容量値である。
また、第４の電流スイッチは、サンプリングゲート出力
が′１″でかつトリガ信号が入力したときだけスイッチ
し、電流源ＣＣ８２の電流が積分用キャパシタＣを放電
させる。この結果、キャノくシタは電流源ＣＣ８２の出
力電流である。
が′１″でかつトリガ信号が入力したときだけスイッチ
し、電流源ＣＣ８２の電流が積分用キャパシタＣを放電
させる。この結果、キャノくシタは電流源ＣＣ８２の出
力電流である。
そして、この積分用キャパシタＣの電圧は出力端子ＯＵ
Ｔ ４ より外部回路に出力され、図示しない電圧−電
流変換回路を通った後、ノくイアスミ流ＩＭとしてサン
プリングゲート（第２図のＳＧ参照）に帰還される。
Ｔ ４ より外部回路に出力され、図示しない電圧−電
流変換回路を通った後、ノくイアスミ流ＩＭとしてサン
プリングゲート（第２図のＳＧ参照）に帰還される。
なお、この第６図において、（イ）の矢印はサンプ以上
第５図に示す実施例の回路動作を説明したが、この実施
例におけるスイッチ手段はすべて電流スイッチ（いわゆ
るＣＭＬ ）回路であシ、通常のトランジスタで構成さ
れる最高速のスイッチ手段でおる。また、この電流スイ
ッチの出力はオーツくシュートやアンダーシュートが極
めて少なく、歪の少ない階段波状信号出力を得ることが
できる。
第５図に示す実施例の回路動作を説明したが、この実施
例におけるスイッチ手段はすべて電流スイッチ（いわゆ
るＣＭＬ ）回路であシ、通常のトランジスタで構成さ
れる最高速のスイッチ手段でおる。また、この電流スイ
ッチの出力はオーツくシュートやアンダーシュートが極
めて少なく、歪の少ない階段波状信号出力を得ることが
できる。
また、電流源ＣＣ８ｌ と電流源ＣＣ８２の電流出力値
を変化させることにより、出力端子ＯＵＴ 、に得られ
る出力信号のステップアップ量とステップダウン量とを
それぞれ独立して変化させることもできる。
を変化させることにより、出力端子ＯＵＴ 、に得られ
る出力信号のステップアップ量とステップダウン量とを
それぞれ独立して変化させることもできる。
なお、上記実施例においては第２のスイッチ手段ＳＷｚ
を構成するトランジスタＴｒ５＋Ｔｒ６としてＰＮＰ型
トランジスタを用い、また、第３のスイッチ手段ＳＷｓ
を構成するトランジスタＴｒ７ ＋ ＴｒｓとしてＮＰ
Ｎ型トランジスタを用いる場合を例にとって説明したが
、本発明はこれに限定されるものではなく、トランジス
タＴｒ５ ｒ ＴｒｇとしてＮＰＮ型トランジスタを用
い、トランジスタＴｒ７＋ ＴｒｇとしてＰＮＰ型トラ
ンジスタを用いることもできる。
を構成するトランジスタＴｒ５＋Ｔｒ６としてＰＮＰ型
トランジスタを用い、また、第３のスイッチ手段ＳＷｓ
を構成するトランジスタＴｒ７ ＋ ＴｒｓとしてＮＰ
Ｎ型トランジスタを用いる場合を例にとって説明したが
、本発明はこれに限定されるものではなく、トランジス
タＴｒ５ ｒ ＴｒｇとしてＮＰＮ型トランジスタを用
い、トランジスタＴｒ７＋ ＴｒｇとしてＰＮＰ型トラ
ンジスタを用いることもできる。
以上説明したように、本発明によれば、高いトリガ周波
数で動作しかつスパイク出力のｈい階段波信号を発生さ
せることのできる積分機能を有するゲート回路が構成で
きるので、ジョセフンンサンプリング装置のサンプリン
グ周波数を高め、測定時間の短縮を図るとζができ、ま
た、高速スイッチング動作とスパイク発生のない積分出
力を得ることができる利点があシ、実用上の効果は極め
て犬である。
数で動作しかつスパイク出力のｈい階段波信号を発生さ
せることのできる積分機能を有するゲート回路が構成で
きるので、ジョセフンンサンプリング装置のサンプリン
グ周波数を高め、測定時間の短縮を図るとζができ、ま
た、高速スイッチング動作とスパイク発生のない積分出
力を得ることができる利点があシ、実用上の効果は極め
て犬である。
第１図はジョセフンン素子で構成されたサンプリングゲ
ートを示す構成図、第２図は第１のサンプリングゲート
を用いたサンプリング装置の一例を示すブロック図、第
３図および第４図はディジモル回路を用いた従来の信号
発生回路およびアナログ積分器を用いた従来の信号発生
回路の例を示すブロック図、第５図は本発明によるゲー
ト回路の一実施例を示す回路図、第６図は第５図の動作
説明図でおる。 Ｔｒ１〜Ｔｒ８・１１Ｉ１１１トランジスタ、ＳＥＩ〜
ＳＢ４・・・・基準電圧源、Ｒ３−Ｒ６・・・・抵抗器
、ＣＣ３Ｉ 、 ＣＣ８２・・・φ電流源、十Ｅ ２
・・・・正極性の電源、Ｅ３ ・や・・負極性の電源。 特許出願人 岩崎通信機株式会社 代理人 山川数粒１（ほか１名） 第１図 ｈ 第２図 ＰＧ １゜ 第３図 第５図 第６ −−￥− １Ｊ４） ’Ｏ” −−−−Ｖ２０
ートを示す構成図、第２図は第１のサンプリングゲート
を用いたサンプリング装置の一例を示すブロック図、第
３図および第４図はディジモル回路を用いた従来の信号
発生回路およびアナログ積分器を用いた従来の信号発生
回路の例を示すブロック図、第５図は本発明によるゲー
ト回路の一実施例を示す回路図、第６図は第５図の動作
説明図でおる。 Ｔｒ１〜Ｔｒ８・１１Ｉ１１１トランジスタ、ＳＥＩ〜
ＳＢ４・・・・基準電圧源、Ｒ３−Ｒ６・・・・抵抗器
、ＣＣ３Ｉ 、 ＣＣ８２・・・φ電流源、十Ｅ ２
・・・・正極性の電源、Ｅ３ ・や・・負極性の電源。 特許出願人 岩崎通信機株式会社 代理人 山川数粒１（ほか１名） 第１図 ｈ 第２図 ＰＧ １゜ 第３図 第５図 第６ −−￥− １Ｊ４） ’Ｏ” −−−−Ｖ２０
Claims (1)
- 第１の４６号が入力する第１の端子と、第２の信号が入
力する第２の端子と、前記第１の端子に接続される入力
端子とこの入力端子に前記第１の信号が入力すると出力
を増加させる第１の出力端子と前記第１の信号が入力す
ると出力を減少させる第２の出力端子を持つ第１のスイ
ッチ手段と、第１の電圧源とこの第１の電圧源よシ低い
電圧源をもつ第２の電圧源との間に直列接続された第１
と第２と第３と第４の抵抗器と、ＰＮＰ型の第１と第２
のトランジスタのエミッタを接続しその共通接続点を第
４の電流源に接続し第１のトランジスタのコレクタを電
源電圧に接続しこの第１のトランジスタのベースを前記
第４．第２の抵抗器の接続点に接続し第２のトランジス
タのベースをしきい値を決める第１の基準電圧源に接続
し第１と第２のトランジスタのベースに入力する信号に
よυエミッタの！統御に流入する第１の電流源からの正
極性の電流を第１．第２のトランジスタのいずれか −
一方のトランジスタのコレクタから選択して出力する第
２のスイッチ手段と、ＮＰＮ型の第３′！：第４９トラ
ンジスタのエミッタを接続しその共通接続点を第２の電
流源に接続し第３のトランジスタのベースを前記第３．
第４の抵抗器の接続点に接続し第３のトランジスタのコ
レクタを電源電圧に接続し前記第２のトランジスタのコ
レクタに、ρレクタが接続された第４のトランジスタの
ベースをしきい値を決める第２の基準電圧源に接続し第
３と第４のトランジスタのベースに入力する信号にょ）
エミッタの接続部に流入する第２の電流源からの負極性
の電流を第３．第４のトランジスタのいずれか一方のト
ランジスタのコレクタから選択して出力する第３のスイ
ッチ手段と、前記第２のトランジスタのコレクタと前記
第４のトランジスタのコレクタの接続点に接続された第
３の出力端子とを備え、かつ前記第２の端子は直接ある
いはスイッチ切替回路を介して前記第２と第３の抵抗器
の接続点に接続され、前記第１の出力端子は前記第１と
第２の抵抗器の接続点に接続され、前記第２の出力端子
は前記第３と第４の抵抗器の接続点に接続され、前記第
１の端子に印加される第１の信号と前記第２の端子に印
加される第２の信号のレベルに応じて前記第１の電流源
からの正極性の電流と前記第２の電流源からの負極性の
電流を前記第３の出力端子から出力し得るよう構成した
ことを特徴とするゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21328783A JPS60106227A (ja) | 1983-11-15 | 1983-11-15 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21328783A JPS60106227A (ja) | 1983-11-15 | 1983-11-15 | ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60106227A true JPS60106227A (ja) | 1985-06-11 |
Family
ID=16636612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21328783A Pending JPS60106227A (ja) | 1983-11-15 | 1983-11-15 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669719B1 (en) * | 1994-02-25 | 1999-12-01 | Texas Instruments Incorporated | Method and circuit for reducing transient currents |
-
1983
- 1983-11-15 JP JP21328783A patent/JPS60106227A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0669719B1 (en) * | 1994-02-25 | 1999-12-01 | Texas Instruments Incorporated | Method and circuit for reducing transient currents |
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