JPH03157012A - 電圧比較器 - Google Patents
電圧比較器Info
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- JPH03157012A JPH03157012A JP2225055A JP22505590A JPH03157012A JP H03157012 A JPH03157012 A JP H03157012A JP 2225055 A JP2225055 A JP 2225055A JP 22505590 A JP22505590 A JP 22505590A JP H03157012 A JPH03157012 A JP H03157012A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は電圧比較器に係り、特に高速で集積化に好適な
電圧比較器に関する。
電圧比較器に関する。
本発明に関連する電圧比較器については、アイ・イー・
イー・イー、ジャーナル オブ ソリッドステート サ
ーキッッ、ニス シー１７（１９８２年１２月）第１０
８０頁乃至第１０８７頁（ＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ５ＯＬＩＤ−５ＴＡＴＥＣＩＲＣＵＩＴＳ、 Ｖ
ｏｌ、５Ｃ−１７，Ｎｏ、６ （Ｄｅｃ、１９８２）
ｐｐ、１０８０−１０８７）において論じられている。 第２図（ａ）に前記従来技術による電圧比較器の構成を
示す。該電圧比較器は入力信号ｖ１をサンプル／ホール
ドするためのスイッチＳｗ１とホールド容量Ｃ１と、該
ホールド容量Ｃ１に一方の入力が接続された差動増幅器
１と、入力信号ｖ１、ｖ２を該差動増幅器１の他方の入
力に切り替え入力するスイッチ５Ｗ２ａ、５Ｗ２ｂと、
上記差動増幅器１の他方の入力に接続されて入力信号ｖ
１、ｖ２をホールドするホールド容量Ｃ２と、差動増幅
器１の二出力が２つの交流結合コンデンサ３．４を介し
て入力されてなる差動増幅器２と、差動増幅器２の二入
力と二出力の間を各々短絡する２個のスイッチ５ＷＡＩ
、５ＷＡ２と、差動増幅器２の出力結果を取込み確定す
るラッチ回路から構成されている。 第２図（ａ）の電圧比較器の動作を、第２図（ｂ）の動
作波形図を参照して以下詳細に説明する。 本電圧比較器は初めの期間■において、スイッチＳＷＩ
、５Ｗ２ａ、５ＷＡＩ、５ＷＡ２が閉じ、スイッチ５Ｗ
２ｂが開いて、差動増幅器１の面入力に入力信号ｖ１が
印加され、差動増幅器１の両出力にはほぼ等しい出力電
圧が発生する。スイッチ５ＷＡＩ、５ＷＡ２が閉じてい
るので、差動増幅器２の面入力電圧が再出力電圧で互い
に等しく設定され、差動増幅器２の両人出力電圧は等し
い電圧に自己バイアスされる。 −・′ 次の期間■で、スイッチＳＷ１、Ｓ Ｗ ２ ａが開き
、差動増幅器１の面入力のホールド容量ＣＩ。 Ｃ２に入力信号ｖ１が等しくホールドされる。この時に
スイッチＳＷ１、Ｓ Ｗ ２ ａより発生するスイッチ
ング雑音は、コンデンサ３．４に吸収されることができ
る。 次の期間■にスイッチ５ＷＡＩ、５ＷＡ２が開き、差動
増幅器の入出力間の短絡が解消される。 また、スイッチ５Ｗ２ｂが閉じて差動増幅器１の入力の
ホールド容量Ｃ２に入力信号Ｖ２が印加（サンプル）さ
れ始める。 次の期間■で、スイッチ５Ｗ２ｂが開いて、差動増幅器
１の入力のホールド容量ｃ２への入力信号■２のサンプ
ルが中止され、スイッチ５Ｗ２ｂが開く直前の入力信号
ｖ２が上記ホールド容量Ｃ２にホールドされる。この結
果、差動増幅器１の面入力にホールドされた入力差電圧
が差動増幅器１により増帳され、入力信号ｖ１、■２の
大小判定か差動増幅器１，２．ランチ回路を経てなされ
る。
イー・イー、ジャーナル オブ ソリッドステート サ
ーキッッ、ニス シー１７（１９８２年１２月）第１０
８０頁乃至第１０８７頁（ＩＥＥＥ ＪＯＵＲＮＡＬ
ＯＦ ５ＯＬＩＤ−５ＴＡＴＥＣＩＲＣＵＩＴＳ、 Ｖ
ｏｌ、５Ｃ−１７，Ｎｏ、６ （Ｄｅｃ、１９８２）
ｐｐ、１０８０−１０８７）において論じられている。 第２図（ａ）に前記従来技術による電圧比較器の構成を
示す。該電圧比較器は入力信号ｖ１をサンプル／ホール
ドするためのスイッチＳｗ１とホールド容量Ｃ１と、該
ホールド容量Ｃ１に一方の入力が接続された差動増幅器
１と、入力信号ｖ１、ｖ２を該差動増幅器１の他方の入
力に切り替え入力するスイッチ５Ｗ２ａ、５Ｗ２ｂと、
上記差動増幅器１の他方の入力に接続されて入力信号ｖ
１、ｖ２をホールドするホールド容量Ｃ２と、差動増幅
器１の二出力が２つの交流結合コンデンサ３．４を介し
て入力されてなる差動増幅器２と、差動増幅器２の二入
力と二出力の間を各々短絡する２個のスイッチ５ＷＡＩ
、５ＷＡ２と、差動増幅器２の出力結果を取込み確定す
るラッチ回路から構成されている。 第２図（ａ）の電圧比較器の動作を、第２図（ｂ）の動
作波形図を参照して以下詳細に説明する。 本電圧比較器は初めの期間■において、スイッチＳＷＩ
、５Ｗ２ａ、５ＷＡＩ、５ＷＡ２が閉じ、スイッチ５Ｗ
２ｂが開いて、差動増幅器１の面入力に入力信号ｖ１が
印加され、差動増幅器１の両出力にはほぼ等しい出力電
圧が発生する。スイッチ５ＷＡＩ、５ＷＡ２が閉じてい
るので、差動増幅器２の面入力電圧が再出力電圧で互い
に等しく設定され、差動増幅器２の両人出力電圧は等し
い電圧に自己バイアスされる。 −・′ 次の期間■で、スイッチＳＷ１、Ｓ Ｗ ２ ａが開き
、差動増幅器１の面入力のホールド容量ＣＩ。 Ｃ２に入力信号ｖ１が等しくホールドされる。この時に
スイッチＳＷ１、Ｓ Ｗ ２ ａより発生するスイッチ
ング雑音は、コンデンサ３．４に吸収されることができ
る。 次の期間■にスイッチ５ＷＡＩ、５ＷＡ２が開き、差動
増幅器の入出力間の短絡が解消される。 また、スイッチ５Ｗ２ｂが閉じて差動増幅器１の入力の
ホールド容量Ｃ２に入力信号Ｖ２が印加（サンプル）さ
れ始める。 次の期間■で、スイッチ５Ｗ２ｂが開いて、差動増幅器
１の入力のホールド容量ｃ２への入力信号■２のサンプ
ルが中止され、スイッチ５Ｗ２ｂが開く直前の入力信号
ｖ２が上記ホールド容量Ｃ２にホールドされる。この結
果、差動増幅器１の面入力にホールドされた入力差電圧
が差動増幅器１により増帳され、入力信号ｖ１、■２の
大小判定か差動増幅器１，２．ランチ回路を経てなされ
る。
上記従来技術では第２図に示すように、入力信号ｖ２の
サンプリング期間である期間■の間中、入力信号ｖ２が
差動増幅器１に入力されている。 従って、サンプリング開始直後からサンプリング終了時
点までの間で入力信号ｖ２が変化し、サンプリング開始
直後の電圧とサンプリング終了時点の電圧の差が大きい
場合は、差動増幅器１及び２の動作が入力電圧ｖ２の変
化に追随できない。このため高スルーレートの入力信号
、即ち時間変化の速い入力信号ｖ２が入力された場合に
電圧比較器の動作速度が遅くなるという問題が本発明者
等の検討により明らかとされた。 例えば、サンプリング開始直後の入力信号Ｖ２の値が入
力信号ｖ１より遥かに低い値であり、ｖｌが時間と共に
上昇し、サンプリング終了時点で入力信号ｖ１に近い値
まで上昇するものとする。 この場合、上述のサンプリング開始直後の入力信号ｖ１
より遥かに低い値の影響によって、差動増幅器１の面入
力の入力差電圧が大きい。従って差動増幅器１の出力差
電圧が大きい値に飽和する。 つぎにサンプリング終了時点までに上記入力差電圧が急
速にゼロに近い値に変化する。このとき差動増幅器１が
飽和から離脱するための応答速度の限界のため、差動増
幅器１の出力差電圧がゼロに近い確定した値に到達する
までに多くの時間を要する。このため上記のような高ス
ルーレートの入力信号すなわち時間変化の速い入力信号
が入力された場合、電圧比較器の動作速度が遅くなると
いう問題が生ずる。 本発明の目的は高スルーレートの入力信号が入力されて
も動作速度低減のない電圧比較器を提供することにある
。 ［課題を解決するための手段］ 上記の目的を達成するための本発明の手段は、一方と他
方の入力を有する差動増幅器（１）と。 上記差動増幅器（１）の上記一方の入力のためのサンプ
ル／ホールド容量（Ｃ１）と第１の入力ノード（■１）
との間に接続された第１のスイッチ（ＳＷＩ。 ５ｌｉｌＳ１）と。 上記差動増幅器（１）の上記他方の入力のためのサンプ
ル／ホールド容量（Ｃ２）と上記第１の入力ノード（ｖ
ｌ）との間に接続された第２のスイッチ（ＳＷ２ａ）と
、 上記差動増幅器（１）の上記他方の入力のためのサンプ
ル／ホールド容量（Ｃ２）と上記第、２の入力ノード（
ｖｌ）との間に接続された第３のスイッチ（Ｓυ２ｂ、
５ＷＳ２）と、 上記他方の入力のためのサンプル／ホールド容量（Ｃ２
）と上記差動増幅器（１）の上記他方の入力との間に接
続された第４のスイッチ（ＳＷＸ）とを具備し、 上記第１のスイッチ（ＳＷＩ、５ＷＳＩ）と上記第２の
スイッチ（ＳＷ２ａ）とを閉とすることにより、上記差
動増幅器（１）の上記一方の入力のためのサンプル／ホ
ールド容量（Ｃ１）の電圧と上記他方の入力のためのサ
ンプル／ホールド容量（Ｃ２）の電圧とを上記第１の入
力ノード（Ｖｌ）の電圧に応答した電圧に設定してなり
、 しかる後上記第２のスイッチ（ＳＷ２ａ）を開とし上記
第３のスイッチ（ＳＷ２ｂ、５ＷＳ２）を閉とし上記第
４のスイッチ（ＳＷＸ）を閉とすることにより、上記他
方の入力のためのサンプル／ホールド容量（Ｃ２）の電
圧を上記第２の入力ノード（Ｖ２）の電圧に応答した電
圧に設定し、また上記差動増幅器（１）の上記他方の入
力を上記第２の入力ノード（ｖｌ）の電圧に非応答とせ
しめてなり、 さらにその後上記第３のスイッチ（Ｓυ２ｂ、５ＩｊＳ
２）を開とし上記第４のスイッチ（ＳＷＸ）を閉とする
ことにより、上記差動増幅器（１）の上記他方の入力を
上記他方の入力のためのサンプル／ホールド容量（Ｃ２
）の電圧に設定せしめてなることを特徴とする電圧比較
器とすることである。 ［作用］ 上記手段によれば、まず比較の基準である入力電圧■１
は、スイッチＳＷＩを介して差動増幅器１の一方の入力
にサンプル／ホールドされ、またスイッチＳ Ｗ ２
ａと新たに接続されたスイッチＳＷｘを介して差動増幅
器１の他方の入力容量にサンプル／ホールドされる。 その後、スイッチ５Ｗ２ｂが閉じることにより変化途中
の入力信号ｖ２がホールド容量Ｃ２にサンプリングされ
る時には、スイッチＳＷｘは開がれており、差動増幅器
１の他方の入力容量には安定な入力電圧ｖ１がサンプル
／ホールドされている。 その後、スイッチ５Ｗ２ｂが開くことによって最終的な
入力信号ｖ２がホールド容量Ｃ２にホールドされる時に
は、スイッチＳＷＸが閉じてスイッチ５Ｗ２ｂが開く直
前のホールド容量Ｃ２にサンプルされた入力電圧ｖ２が
差動増幅器１の他方の入力容量に印加されるようにスイ
ッチＳＷＸの開閉が制御される（第１図（ａ）および（
ｂ））。 従って、スイッチ５Ｗ２ｂのオン期間、すなわち変化途
中の入力信号ｖ２のホールド容量Ｃ２へのサンプリング
期間には、該変化途中の入力信号ｖ２は差動増幅器１の
上記他方の入力に印加されることかない。このため該サ
ンプリング期間中、差動増幅器１の両入力には各々の入
力容量によってほぼ入力電圧■１に近い値がホールドさ
れる。 従って差動増幅器１の入力差電圧はほぼゼロにホールド
され、差動増幅器１が飽和することがない。 つぎにスイッチ５Ｗ２ｂが開くことによるホールド容量
Ｃ２への入力信号ｖ２のホールド時には。 スイッチＳＷＸが閉じることにより、このホールド電圧
とほぼ等しい確定した電圧のみを差動増幅器１に入力す
ることができる。この時点で差動増幅器１は飽和してい
ないので、飽和から離脱するための時間遅れがない。こ
のため差動増幅器１の出力電圧は、短時間で確定した出
力電圧の値に達することができる。 このため入力信号ｖ２のサンプリング時に高スルーレー
トの入力信号ｖ２が入力されても、差動増幅器１の入力
に影響することがなく、電圧比較動作の速度低減を生じ
ることがない。
サンプリング期間である期間■の間中、入力信号ｖ２が
差動増幅器１に入力されている。 従って、サンプリング開始直後からサンプリング終了時
点までの間で入力信号ｖ２が変化し、サンプリング開始
直後の電圧とサンプリング終了時点の電圧の差が大きい
場合は、差動増幅器１及び２の動作が入力電圧ｖ２の変
化に追随できない。このため高スルーレートの入力信号
、即ち時間変化の速い入力信号ｖ２が入力された場合に
電圧比較器の動作速度が遅くなるという問題が本発明者
等の検討により明らかとされた。 例えば、サンプリング開始直後の入力信号Ｖ２の値が入
力信号ｖ１より遥かに低い値であり、ｖｌが時間と共に
上昇し、サンプリング終了時点で入力信号ｖ１に近い値
まで上昇するものとする。 この場合、上述のサンプリング開始直後の入力信号ｖ１
より遥かに低い値の影響によって、差動増幅器１の面入
力の入力差電圧が大きい。従って差動増幅器１の出力差
電圧が大きい値に飽和する。 つぎにサンプリング終了時点までに上記入力差電圧が急
速にゼロに近い値に変化する。このとき差動増幅器１が
飽和から離脱するための応答速度の限界のため、差動増
幅器１の出力差電圧がゼロに近い確定した値に到達する
までに多くの時間を要する。このため上記のような高ス
ルーレートの入力信号すなわち時間変化の速い入力信号
が入力された場合、電圧比較器の動作速度が遅くなると
いう問題が生ずる。 本発明の目的は高スルーレートの入力信号が入力されて
も動作速度低減のない電圧比較器を提供することにある
。 ［課題を解決するための手段］ 上記の目的を達成するための本発明の手段は、一方と他
方の入力を有する差動増幅器（１）と。 上記差動増幅器（１）の上記一方の入力のためのサンプ
ル／ホールド容量（Ｃ１）と第１の入力ノード（■１）
との間に接続された第１のスイッチ（ＳＷＩ。 ５ｌｉｌＳ１）と。 上記差動増幅器（１）の上記他方の入力のためのサンプ
ル／ホールド容量（Ｃ２）と上記第１の入力ノード（ｖ
ｌ）との間に接続された第２のスイッチ（ＳＷ２ａ）と
、 上記差動増幅器（１）の上記他方の入力のためのサンプ
ル／ホールド容量（Ｃ２）と上記第、２の入力ノード（
ｖｌ）との間に接続された第３のスイッチ（Ｓυ２ｂ、
５ＷＳ２）と、 上記他方の入力のためのサンプル／ホールド容量（Ｃ２
）と上記差動増幅器（１）の上記他方の入力との間に接
続された第４のスイッチ（ＳＷＸ）とを具備し、 上記第１のスイッチ（ＳＷＩ、５ＷＳＩ）と上記第２の
スイッチ（ＳＷ２ａ）とを閉とすることにより、上記差
動増幅器（１）の上記一方の入力のためのサンプル／ホ
ールド容量（Ｃ１）の電圧と上記他方の入力のためのサ
ンプル／ホールド容量（Ｃ２）の電圧とを上記第１の入
力ノード（Ｖｌ）の電圧に応答した電圧に設定してなり
、 しかる後上記第２のスイッチ（ＳＷ２ａ）を開とし上記
第３のスイッチ（ＳＷ２ｂ、５ＷＳ２）を閉とし上記第
４のスイッチ（ＳＷＸ）を閉とすることにより、上記他
方の入力のためのサンプル／ホールド容量（Ｃ２）の電
圧を上記第２の入力ノード（Ｖ２）の電圧に応答した電
圧に設定し、また上記差動増幅器（１）の上記他方の入
力を上記第２の入力ノード（ｖｌ）の電圧に非応答とせ
しめてなり、 さらにその後上記第３のスイッチ（Ｓυ２ｂ、５ＩｊＳ
２）を開とし上記第４のスイッチ（ＳＷＸ）を閉とする
ことにより、上記差動増幅器（１）の上記他方の入力を
上記他方の入力のためのサンプル／ホールド容量（Ｃ２
）の電圧に設定せしめてなることを特徴とする電圧比較
器とすることである。 ［作用］ 上記手段によれば、まず比較の基準である入力電圧■１
は、スイッチＳＷＩを介して差動増幅器１の一方の入力
にサンプル／ホールドされ、またスイッチＳ Ｗ ２
ａと新たに接続されたスイッチＳＷｘを介して差動増幅
器１の他方の入力容量にサンプル／ホールドされる。 その後、スイッチ５Ｗ２ｂが閉じることにより変化途中
の入力信号ｖ２がホールド容量Ｃ２にサンプリングされ
る時には、スイッチＳＷｘは開がれており、差動増幅器
１の他方の入力容量には安定な入力電圧ｖ１がサンプル
／ホールドされている。 その後、スイッチ５Ｗ２ｂが開くことによって最終的な
入力信号ｖ２がホールド容量Ｃ２にホールドされる時に
は、スイッチＳＷＸが閉じてスイッチ５Ｗ２ｂが開く直
前のホールド容量Ｃ２にサンプルされた入力電圧ｖ２が
差動増幅器１の他方の入力容量に印加されるようにスイ
ッチＳＷＸの開閉が制御される（第１図（ａ）および（
ｂ））。 従って、スイッチ５Ｗ２ｂのオン期間、すなわち変化途
中の入力信号ｖ２のホールド容量Ｃ２へのサンプリング
期間には、該変化途中の入力信号ｖ２は差動増幅器１の
上記他方の入力に印加されることかない。このため該サ
ンプリング期間中、差動増幅器１の両入力には各々の入
力容量によってほぼ入力電圧■１に近い値がホールドさ
れる。 従って差動増幅器１の入力差電圧はほぼゼロにホールド
され、差動増幅器１が飽和することがない。 つぎにスイッチ５Ｗ２ｂが開くことによるホールド容量
Ｃ２への入力信号ｖ２のホールド時には。 スイッチＳＷＸが閉じることにより、このホールド電圧
とほぼ等しい確定した電圧のみを差動増幅器１に入力す
ることができる。この時点で差動増幅器１は飽和してい
ないので、飽和から離脱するための時間遅れがない。こ
のため差動増幅器１の出力電圧は、短時間で確定した出
力電圧の値に達することができる。 このため入力信号ｖ２のサンプリング時に高スルーレー
トの入力信号ｖ２が入力されても、差動増幅器１の入力
に影響することがなく、電圧比較動作の速度低減を生じ
ることがない。
以下、本発明を図面に沿って詳細に説明する。
第１図は本発明の第１の実施例による電圧比較器である
。入力信号ｖ１をサンプル／ホールドするためのスイッ
チＳＷ１及びホールド容量ｃ１と、入力信号Ｖｌとｖ２
を切り替え入力するスイッチ５Ｗ２ａ、５Ｗ２ｂと、こ
れらの入力信号をホールドするホールド容量Ｃ２と、該
ホールド容量Ｃ２にホールドされた電圧を出力するバッ
ファ回路５と、該ホールド容量Ｃ１、Ｃ２のホールド電
圧差を増幅する差動増幅器１．２と、該バッファ回路５
の出力の差動増幅器１の入力容量への入力を制御するス
イッチＳＷＸと、差動増幅器１の出力と差動増幅器２の
入力とを交流接続するコンデンサ３．４と、差動増幅器
２の入出力間を短絡するスイッチ５ＷＡＩ、５ＷＡ２と
、差動増幅器２の比較結果を取り込み、確定させるラッ
チ回路とから構成されている。 本電圧比較器は初めにスイッチＳＷＩ、５Ｗ２ａ、ＳＷ
Ｘが閉じて差動増硝器１の両入力に入力信号ｖ１が印加
される。また同時に、差動増幅器２の入出力短絡スイッ
チ５ＷＡＩ、５ＷＡ２が閉じて差動増幅器の人出刃端子
は自己バイアスされる。 次にスイッチＳＷ１、Ｓ Ｗ ２ ａが開いて入力信号
ｖ１がホールド容量ｃ１、Ｃ２にそれぞれホールドされ
る。 続いてスイッチ５ＷＡＩ、５ＷＡ２は開き、５Ｗ２ｂが
閉じて入力信号■２がホールド容量ｃ２、バッファ回路
５に入力されるが、同時にスイッチＳＷＸが開くため入
力信号ｖ２は差動増幅器１に入力されない。 この後スイッチＳＷ２ ｂは開き、スイッチＳＷＸは閉
じて入力信号ｖ２がバッファ回路５の入力のホールド容
量Ｃ２にホールドされる。この時点でホールド容量Ｃ１
、Ｃ２のホールド電圧の差が差動増幅器１．２で増幅さ
れて入力信号ｖ１、ｖ２の大小が判定される。 本実施例によれば、スイッチ５Ｗ２ｂのオン期間、すな
わち変化途中の入力信号ｖ２のホールド容量Ｃ２へのサ
ンプリング期間には、ホールド容量Ｃ２と差動増幅器１
の他方の入力との間は、開状態のスイッチＳＷＸと高入
方インピーダンス、低出力インピーダンス、高負荷即動
能カのバッファ回路５によって分離されている。このた
め入力信号ｖ２のサンプリング時に高スルーレートの入
力信号ｖ２が差動増幅器１の入力に影響することがない
。従って高速な電圧比較器が得られる効果がある。 第３図は本発明の第２の実施例による電圧比較器である
。本実施例は上記第１の実施例の入力信号ｖ１の取り込
みスイッチＳＷＩと差動増幅器１の一方の入力の間に、
バッファ回路６とスイッチＳＷＹが直列接続されたもの
である。上記第１の実施例では、バッファ回路５とスイ
ッチｓｗＸにスイッチング雑音等があると、差動増幅器
１のオフセット電圧になる。本実施例では、差動増＠器
１の面入力にそれぞれ同一条件のバッファ回路（５，６
）とスイッチ（、ｓｗｘ、ｓｗｙ）を設けることにより
、該バッファ回路及びスイッチのスイッチング雑音等を
相殺し、オフセット電圧を低減することができる。 本実施例によれば、第１図の第１の実施例に比べ、精度
の向上が図れる効果がある。 第４図に本発明の第３の実施例による電圧比較器を示す
。本実施例は上記第２の実施例のボールド容量Ｃ２とス
イッチＳ Ｗ ２ ａ及び５ｗ２ｂの間に、スイッチ５
ＷＳ２を付加したものである。第２の実施例の構造では
、入力信号Ｖ１．Ｖ２が等しい場合にも、入力信号ｖ１
、ｖ２の切り替え入力スイッチ５Ｗ２ａ、５Ｗ２ｂのス
イッチング雑音が異なると差動増幅器１のオフセット電
圧となる。そこで入力信号ｖ２のホールド容量ｃ２への
サンプリングを同一のスイッチ５ＷＳ２で行うことによ
りオフセット電圧の低減を図ったものである。 本実施例は第２の実施例よりも更に精度向上が図れる効
果がある。 第５図に本発明の第４の実施例による電圧比較器を示す
。本実施例は上記第３の実施例の差動増幅器１の２つの
入力間に、スイッチＳｗＺを付加したものである。第３
の実施例の構造では、スイッチＳＷＸとＳＷＹのスイッ
チング雑音が異なると、両スイッチが開いた時に差動増
幅器１のオフセット電圧になる。 本実施例では、スイッチＳＷＺはスイッチｓｗｘ、ｓｗ
ｙとは逆のタイミングで動作する。 すなわちスイッチ５ＷＳ２による入力信号ｖ２のホール
ド容量Ｃ２へのサンプル時にのみスイッチｓｗｘ、ｓｗ
ｙを開き、スイッチＳｗＺを閉じる。 他の期間ではスイッチｓｗｘ、ｓｗｙが閉じるときに、
スイッチＳＷＺを開く。このためスイッチＳＷＸとＳＷ
Ｙのスイッチング雑音が異なっても。 両スイッチが開いたときにスイッチＳＷＺにより短絡さ
れ、オフセット電圧が低減される。 これらのスイッチの開閉制御のタイミング図を第５図（
ｂ）に示す。 また、スイッチｓｗｘ、ＳＷＹ、５ＷＺ（７）開閉の制
御を簡単化した場合のタイミング図が第５図（Ｃ）であ
る。この場合にはスイッチＳＷｘ、ｓｗｙ、ｓｗｚは入
力信号ｖ２のサンプル時だけでなく入力信号ｖ１のサン
プル時にも同期して開閉することにより制御信号が簡単
な信号で構成できる。 本実施例は第３の実施例よりも更に精度向上が図れる効
果がある。 第６図に本発明の第５の実施例による電圧比較器と、ス
イッチの開閉制御のタイミング図を示す。 本実施例は一つの入力電圧■１と他の複数の入力電圧と
を比較できる電圧比較器の一例として、入力電圧■１と
入力電圧ｖ２、ｖ３を比較できる電圧比較器の例である
。初めに入力電圧■１と入力電圧ｖ２を比較し、次いで
入力電圧ｖ１と入力電圧ｖ３を比較して電圧比較動作を
終了する。 本実施例によれば、複数の入力電圧を比較できる電圧比
較器が得られる効果がある。 第７図は本発明第４の実施例による電圧比較器をＭＯＳ
トランジスタで構成した回路図である。 各スイッチがＣＭＯＳトランファーゲートで、各バッフ
ァ回路がソースフォロワで構成されている。 本実施例はＭＯＳトランジスタとＭＯ８容量で構成され
ており、集積化が容易であるという効果を有する。 第８図に本発明の第６の実施例による電圧比較器を示す
。本実施例は、入出力間を短絡するスイッチ５ＷＡＩ、
５ＷＡ２を有する差動増幅器２と該差動増幅器２の２つ
の入力結合コンデンサ３゜４とによって単位回路１１１
が構成されてなり、該回路１１１が多段に直列接続され
てなる電圧比較器である。本実施例によれば、高利得の
電圧比較器が得られる効果がある。 第９図に本発明の第７の実施例を示す。本実施例は本発
明の電圧比較器を用いた直並列型Ａ／Ｄ（アナログ／デ
ィジタル）変換器である。本Ａ／Ｄ変換器は二つの基準
電圧Ｖｒｔ、Ｖｒｂ間に単位抵抗１８を直列接続した抵
抗列を接続する。各抵抗の各共通接続点から複数の電圧
比較器１１．１２にそれぞれ必要な基準電圧を供給する
。始めに該基準電圧の所定基準電圧とアナログ入力信号
が上位ビット用電圧比較器１１によって比較され、上位
ビット用エンコーダ１３は該比較結果より下位ビット用
電圧比較器１２に印加する基準電圧を出力するスイッチ
を閉じる（オンする）信号を出力し、さらに上位ビット
を出力する。下位ビット用電圧・比較器１２は選択され
た基準電圧とアナログ入力信号を比較し、下位ビット用
エンコーダ１４は該比較結果より下位ビットを出力する
。つぎに上位、下位ビット用エンコーダ１３．１４から
出力される上位ビット、下位ビットが出力回路１７で合
わされ、ディジタル出力される。 本実施例によれば、本発明による高速の電圧比較器を用
いたＡ／Ｄ変換器が構成されるため、高速Ａ／Ｄ変換器
が構成できる効果がある。
。入力信号ｖ１をサンプル／ホールドするためのスイッ
チＳＷ１及びホールド容量ｃ１と、入力信号Ｖｌとｖ２
を切り替え入力するスイッチ５Ｗ２ａ、５Ｗ２ｂと、こ
れらの入力信号をホールドするホールド容量Ｃ２と、該
ホールド容量Ｃ２にホールドされた電圧を出力するバッ
ファ回路５と、該ホールド容量Ｃ１、Ｃ２のホールド電
圧差を増幅する差動増幅器１．２と、該バッファ回路５
の出力の差動増幅器１の入力容量への入力を制御するス
イッチＳＷＸと、差動増幅器１の出力と差動増幅器２の
入力とを交流接続するコンデンサ３．４と、差動増幅器
２の入出力間を短絡するスイッチ５ＷＡＩ、５ＷＡ２と
、差動増幅器２の比較結果を取り込み、確定させるラッ
チ回路とから構成されている。 本電圧比較器は初めにスイッチＳＷＩ、５Ｗ２ａ、ＳＷ
Ｘが閉じて差動増硝器１の両入力に入力信号ｖ１が印加
される。また同時に、差動増幅器２の入出力短絡スイッ
チ５ＷＡＩ、５ＷＡ２が閉じて差動増幅器の人出刃端子
は自己バイアスされる。 次にスイッチＳＷ１、Ｓ Ｗ ２ ａが開いて入力信号
ｖ１がホールド容量ｃ１、Ｃ２にそれぞれホールドされ
る。 続いてスイッチ５ＷＡＩ、５ＷＡ２は開き、５Ｗ２ｂが
閉じて入力信号■２がホールド容量ｃ２、バッファ回路
５に入力されるが、同時にスイッチＳＷＸが開くため入
力信号ｖ２は差動増幅器１に入力されない。 この後スイッチＳＷ２ ｂは開き、スイッチＳＷＸは閉
じて入力信号ｖ２がバッファ回路５の入力のホールド容
量Ｃ２にホールドされる。この時点でホールド容量Ｃ１
、Ｃ２のホールド電圧の差が差動増幅器１．２で増幅さ
れて入力信号ｖ１、ｖ２の大小が判定される。 本実施例によれば、スイッチ５Ｗ２ｂのオン期間、すな
わち変化途中の入力信号ｖ２のホールド容量Ｃ２へのサ
ンプリング期間には、ホールド容量Ｃ２と差動増幅器１
の他方の入力との間は、開状態のスイッチＳＷＸと高入
方インピーダンス、低出力インピーダンス、高負荷即動
能カのバッファ回路５によって分離されている。このた
め入力信号ｖ２のサンプリング時に高スルーレートの入
力信号ｖ２が差動増幅器１の入力に影響することがない
。従って高速な電圧比較器が得られる効果がある。 第３図は本発明の第２の実施例による電圧比較器である
。本実施例は上記第１の実施例の入力信号ｖ１の取り込
みスイッチＳＷＩと差動増幅器１の一方の入力の間に、
バッファ回路６とスイッチＳＷＹが直列接続されたもの
である。上記第１の実施例では、バッファ回路５とスイ
ッチｓｗＸにスイッチング雑音等があると、差動増幅器
１のオフセット電圧になる。本実施例では、差動増＠器
１の面入力にそれぞれ同一条件のバッファ回路（５，６
）とスイッチ（、ｓｗｘ、ｓｗｙ）を設けることにより
、該バッファ回路及びスイッチのスイッチング雑音等を
相殺し、オフセット電圧を低減することができる。 本実施例によれば、第１図の第１の実施例に比べ、精度
の向上が図れる効果がある。 第４図に本発明の第３の実施例による電圧比較器を示す
。本実施例は上記第２の実施例のボールド容量Ｃ２とス
イッチＳ Ｗ ２ ａ及び５ｗ２ｂの間に、スイッチ５
ＷＳ２を付加したものである。第２の実施例の構造では
、入力信号Ｖ１．Ｖ２が等しい場合にも、入力信号ｖ１
、ｖ２の切り替え入力スイッチ５Ｗ２ａ、５Ｗ２ｂのス
イッチング雑音が異なると差動増幅器１のオフセット電
圧となる。そこで入力信号ｖ２のホールド容量ｃ２への
サンプリングを同一のスイッチ５ＷＳ２で行うことによ
りオフセット電圧の低減を図ったものである。 本実施例は第２の実施例よりも更に精度向上が図れる効
果がある。 第５図に本発明の第４の実施例による電圧比較器を示す
。本実施例は上記第３の実施例の差動増幅器１の２つの
入力間に、スイッチＳｗＺを付加したものである。第３
の実施例の構造では、スイッチＳＷＸとＳＷＹのスイッ
チング雑音が異なると、両スイッチが開いた時に差動増
幅器１のオフセット電圧になる。 本実施例では、スイッチＳＷＺはスイッチｓｗｘ、ｓｗ
ｙとは逆のタイミングで動作する。 すなわちスイッチ５ＷＳ２による入力信号ｖ２のホール
ド容量Ｃ２へのサンプル時にのみスイッチｓｗｘ、ｓｗ
ｙを開き、スイッチＳｗＺを閉じる。 他の期間ではスイッチｓｗｘ、ｓｗｙが閉じるときに、
スイッチＳＷＺを開く。このためスイッチＳＷＸとＳＷ
Ｙのスイッチング雑音が異なっても。 両スイッチが開いたときにスイッチＳＷＺにより短絡さ
れ、オフセット電圧が低減される。 これらのスイッチの開閉制御のタイミング図を第５図（
ｂ）に示す。 また、スイッチｓｗｘ、ＳＷＹ、５ＷＺ（７）開閉の制
御を簡単化した場合のタイミング図が第５図（Ｃ）であ
る。この場合にはスイッチＳＷｘ、ｓｗｙ、ｓｗｚは入
力信号ｖ２のサンプル時だけでなく入力信号ｖ１のサン
プル時にも同期して開閉することにより制御信号が簡単
な信号で構成できる。 本実施例は第３の実施例よりも更に精度向上が図れる効
果がある。 第６図に本発明の第５の実施例による電圧比較器と、ス
イッチの開閉制御のタイミング図を示す。 本実施例は一つの入力電圧■１と他の複数の入力電圧と
を比較できる電圧比較器の一例として、入力電圧■１と
入力電圧ｖ２、ｖ３を比較できる電圧比較器の例である
。初めに入力電圧■１と入力電圧ｖ２を比較し、次いで
入力電圧ｖ１と入力電圧ｖ３を比較して電圧比較動作を
終了する。 本実施例によれば、複数の入力電圧を比較できる電圧比
較器が得られる効果がある。 第７図は本発明第４の実施例による電圧比較器をＭＯＳ
トランジスタで構成した回路図である。 各スイッチがＣＭＯＳトランファーゲートで、各バッフ
ァ回路がソースフォロワで構成されている。 本実施例はＭＯＳトランジスタとＭＯ８容量で構成され
ており、集積化が容易であるという効果を有する。 第８図に本発明の第６の実施例による電圧比較器を示す
。本実施例は、入出力間を短絡するスイッチ５ＷＡＩ、
５ＷＡ２を有する差動増幅器２と該差動増幅器２の２つ
の入力結合コンデンサ３゜４とによって単位回路１１１
が構成されてなり、該回路１１１が多段に直列接続され
てなる電圧比較器である。本実施例によれば、高利得の
電圧比較器が得られる効果がある。 第９図に本発明の第７の実施例を示す。本実施例は本発
明の電圧比較器を用いた直並列型Ａ／Ｄ（アナログ／デ
ィジタル）変換器である。本Ａ／Ｄ変換器は二つの基準
電圧Ｖｒｔ、Ｖｒｂ間に単位抵抗１８を直列接続した抵
抗列を接続する。各抵抗の各共通接続点から複数の電圧
比較器１１．１２にそれぞれ必要な基準電圧を供給する
。始めに該基準電圧の所定基準電圧とアナログ入力信号
が上位ビット用電圧比較器１１によって比較され、上位
ビット用エンコーダ１３は該比較結果より下位ビット用
電圧比較器１２に印加する基準電圧を出力するスイッチ
を閉じる（オンする）信号を出力し、さらに上位ビット
を出力する。下位ビット用電圧・比較器１２は選択され
た基準電圧とアナログ入力信号を比較し、下位ビット用
エンコーダ１４は該比較結果より下位ビットを出力する
。つぎに上位、下位ビット用エンコーダ１３．１４から
出力される上位ビット、下位ビットが出力回路１７で合
わされ、ディジタル出力される。 本実施例によれば、本発明による高速の電圧比較器を用
いたＡ／Ｄ変換器が構成されるため、高速Ａ／Ｄ変換器
が構成できる効果がある。
本発明により電圧比較器の高速化を図ることができる。
また、高スルーレートの入力電圧に応答可能な電圧比較
器が得られる。また、集積化が容易な電圧比較器が得ら
れる効果がある。また、高速なアナログ／ディジタル変
換器が構成できる効果がある。
器が得られる。また、集積化が容易な電圧比較器が得ら
れる効果がある。また、高速なアナログ／ディジタル変
換器が構成できる効果がある。
第１図は本発明の第１の実施例による電圧比較器の回路
ブロック図と動作タイミング図、第２図は従来技術によ
る電圧比較器の回路ブロック図と動作タイミング図、第
３図は本発明の第２の実施例による電圧比較器の回路ブ
ロック図と動作タイミング図、第４図は本発明の第３の
実施例による電圧比較器の回路ブロック図と動作タイミ
ング図、第５図は本発明の第４の実施例による電圧比較
器の回路ブロック図と動作タイミング図、第６図は本発
明の第５の実施例による電圧比較器の回路ブロック図と
動作タイミング図、第７図は本発明第４の実施例におけ
る電圧比較器をＭｏＳトランジスタで構成した回路図と
動作タイミング図、第８図は本発明の第６の実施例によ
る電圧比較器の回路ブロック図と動作タイミング図、第
９図は本発明の第７の実施例によるアナログ／ディジタ
ル変換器の回路ブロック図である。 符号の説明 １．２・・・差動増幅器、 ３．４・・・コンデンサ。 ５．６・・・バッファ回路、 ７・・・ソースフォロワ。 ８・・・差動増幅器、 ９・・・入出力短絡スイッチ付差動増幅器、１ｏ・・・
ラッチ回路、 １１・・・上位ビット用電圧比較器、 １２・・・下位ビット用電圧比較器、 １３・・・上位ビット用エンコーダ、 １４・・・下位ビット用エンコーダ。 １５・・・ｎチャネルＭＯＳトランジスタ。 １６・・・ｎチャネルＭＯＳトランジスタ、１７・・・
出力回路、 １８・・・単位抵抗、 第 ！ 図 箒 図 −）グ２ｂ ’ ６ｆｆ ” 第 図 ノνｌ ノＪＶＸｉＷｒ ｌＯｆＦ２５．、Ｌ′ ア 不φ図 Ｊ汐Ｘ、ΣＷＹ ’ｏＦＦ’ 第 図 ｊ汐χＩＷＩ ’ｂｉｔ −６７′
ブロック図と動作タイミング図、第２図は従来技術によ
る電圧比較器の回路ブロック図と動作タイミング図、第
３図は本発明の第２の実施例による電圧比較器の回路ブ
ロック図と動作タイミング図、第４図は本発明の第３の
実施例による電圧比較器の回路ブロック図と動作タイミ
ング図、第５図は本発明の第４の実施例による電圧比較
器の回路ブロック図と動作タイミング図、第６図は本発
明の第５の実施例による電圧比較器の回路ブロック図と
動作タイミング図、第７図は本発明第４の実施例におけ
る電圧比較器をＭｏＳトランジスタで構成した回路図と
動作タイミング図、第８図は本発明の第６の実施例によ
る電圧比較器の回路ブロック図と動作タイミング図、第
９図は本発明の第７の実施例によるアナログ／ディジタ
ル変換器の回路ブロック図である。 符号の説明 １．２・・・差動増幅器、 ３．４・・・コンデンサ。 ５．６・・・バッファ回路、 ７・・・ソースフォロワ。 ８・・・差動増幅器、 ９・・・入出力短絡スイッチ付差動増幅器、１ｏ・・・
ラッチ回路、 １１・・・上位ビット用電圧比較器、 １２・・・下位ビット用電圧比較器、 １３・・・上位ビット用エンコーダ、 １４・・・下位ビット用エンコーダ。 １５・・・ｎチャネルＭＯＳトランジスタ。 １６・・・ｎチャネルＭＯＳトランジスタ、１７・・・
出力回路、 １８・・・単位抵抗、 第 ！ 図 箒 図 −）グ２ｂ ’ ６ｆｆ ” 第 図 ノνｌ ノＪＶＸｉＷｒ ｌＯｆＦ２５．、Ｌ′ ア 不φ図 Ｊ汐Ｘ、ΣＷＹ ’ｏＦＦ’ 第 図 ｊ汐χＩＷＩ ’ｂｉｔ −６７′
Claims (1)
- 【特許請求の範囲】 １、一方と他方の入力を有する差動増幅器と、上記差動
増幅器の上記一方の入力のためのサンプル／ホールド容
量と第１の入力ノードとの間に接続された第１のスイッ
チと、 上記差動増幅器の上記他方の入力のためのサンプル／ホ
ールド容量と上記第１の入力ノードとの間に接続された
第２のスイッチと、 上記差動増幅器の上記他方の入力のためのサンプル／ホ
ールド容量と上記第２の入力ノードとの間に接続された
第３のスイッチと、 上記他方の入力のためのサンプル／ホールド容量と上記
差動増幅器の上記他方の入力との間に接続された第４の
スイッチとを具備し、 上記第１のスイッチと上記第２のスイッチとを閉とする
ことにより、上記差動増幅器の上記一方の入力のための
サンプル／ホールド容量の電圧と上記他方の入力のため
のサンプル／ホールド容量の電圧とを上記第１の入力ノ
ードの電圧に応答した電圧に設定してなり、 しかる後上記第２のスイッチを開とし上記第３のスイッ
チを閉とし上記第４のスイッチを開とすることにより、
上記他方の入力のためのサンプル／ホールド容量の電圧
を上記第２の入力ノードの電圧に応答した電圧に設定し
、また上記差動増幅器の上記他方の入力を上記第２の入
力ノードの電圧に非応答とせしめてなり、 さらにその後上記第３のスイッチを開とし上記第４のス
イッチを閉とすることにより、上記差動増幅器の上記他
方の入力を上記他方の入力のためのサンプル／ホールド
容量の電圧に設定せしめてなることを特徴とする電圧比
較器。 ２、上記他方の入力のためのサンプル／ホールド容量と
、上記差動増幅器の上記他方の入力との間には、上記第
４のスイッチと直列に接続された第１のバッファ回路が
配置されてなることを特徴とする特許請求の範囲第１項
記載の電圧比較器。 ３、上記一方の入力のためのサンプル／ホールド容量と
、上記差動増幅器の上記一方の入力との間には、第２の
バッファ回路と第５のスイッチとの直列接続が配置され
てなることを特徴とする特許請求の範囲第２項記載の電
圧比較器。 ４、上記差動増幅器の上記一方の入力と上記他方の入力
との間に接続された第６のスイッチを具備してなり、 上記第４のスイッチと上記第５のスイッチとが開とされ
る際に、上記第６のスイッチは閉とされてなることを特
徴とする特許請求の範囲第３項記載の電圧比較器。 ５、上記差動増幅器の二つの出力にその一端が接続され
た二つの結合容量と、 上記二つの結合容量にその二入力が接続された次段の差
動増幅器と、 上記次段の差動増幅器の二出力と上記二入力との間に接
続されたスイッチとを具備してなることを特徴とする特
許請求の範囲第４項記載の電圧比較器。 ６、上記次段の差動増幅器の上記二出力にその二入力が
接続されたラッチ回路を具備してなることを特徴とする
特許請求の範囲第５項記載の電圧比較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22145789 | 1989-08-30 | ||
| JP1-221457 | 1989-08-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2934488B2 JP2934488B2 (ja) | 1999-08-16 |
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Family Applications (1)
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|---|---|---|---|
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| KR100341586B1 (ko) * | 1999-06-30 | 2002-06-22 | 박종섭 | 바이어스 회로 |
| JP2006304343A (ja) * | 2006-06-12 | 2006-11-02 | Nec Electronics Corp | Ａｄ変換器 |
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|---|---|---|---|---|
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-
1990
- 1990-08-27 KR KR1019900013231A patent/KR0142565B1/ko not_active Expired - Fee Related
- 1990-08-29 JP JP2225055A patent/JP2934488B2/ja not_active Expired - Fee Related
- 1990-08-29 US US07/574,087 patent/US5113090A/en not_active Expired - Lifetime
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| KR0142565B1 (ko) | 1998-08-17 |
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| JPH06109779A (ja) | 電圧比較器 |
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