JPS60107866A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60107866A JPS60107866A JP58216709A JP21670983A JPS60107866A JP S60107866 A JPS60107866 A JP S60107866A JP 58216709 A JP58216709 A JP 58216709A JP 21670983 A JP21670983 A JP 21670983A JP S60107866 A JPS60107866 A JP S60107866A
- Authority
- JP
- Japan
- Prior art keywords
- type
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- region
- regions
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、二重拡散形絶縁グー１〜電界効果トランジス
タからなる半導体装置に関する。
タからなる半導体装置に関する。
従来、二重拡散形の絶縁ゲート電界効果トランジスタか
らなる半導体装置として、例えば第１図に示−”Ｊ Ｉ
Ｒ造のものが使用されている。図中１は、シリコン基板
２上に形成されたエピタキシャル層である。エピタキシ
ャル層１内には、所定間隔でベース領域３が形成されて
いる。ベース領域３の底部にはエピタキシャル層１の深
さ方向に向がってベース高濃度領域４が延出している。
らなる半導体装置として、例えば第１図に示−”Ｊ Ｉ
Ｒ造のものが使用されている。図中１は、シリコン基板
２上に形成されたエピタキシャル層である。エピタキシ
ャル層１内には、所定間隔でベース領域３が形成されて
いる。ベース領域３の底部にはエピタキシャル層１の深
さ方向に向がってベース高濃度領域４が延出している。
また、ベース領域３内には、所定の間隔でソース領域５
が形成されている。ベース領域３を含むエピタキシャル
層１の表面には、端部がソース領域５上に延出するよう
にしてゲート酸化膜６が形成されている。ゲート酸化膜
６上には、多結晶シリコン層７を介して絶縁層８が形成
されている。絶縁層８は、多結晶シリコン層７およびグ
ー１へ酸化膜６の端部を覆うようにしてソース領域５に
通じるコクタフ１−ホール９を有している。また、絶縁
層８には、多結晶シリコン層７に通じるコンタクトボー
ル１０が開口されている。絶縁層９上には、これらのコ
ンタク！・ホール９，１ｏを介してソース領域５、多結
晶シリコン層７に接続するソース電極１１、ゲート電極
１２が夫々形成されている。なお、同図中１３は、半導
体基板２の裏面側に形成されたドレイン電極である。
が形成されている。ベース領域３を含むエピタキシャル
層１の表面には、端部がソース領域５上に延出するよう
にしてゲート酸化膜６が形成されている。ゲート酸化膜
６上には、多結晶シリコン層７を介して絶縁層８が形成
されている。絶縁層８は、多結晶シリコン層７およびグ
ー１へ酸化膜６の端部を覆うようにしてソース領域５に
通じるコクタフ１−ホール９を有している。また、絶縁
層８には、多結晶シリコン層７に通じるコンタクトボー
ル１０が開口されている。絶縁層９上には、これらのコ
ンタク！・ホール９，１ｏを介してソース領域５、多結
晶シリコン層７に接続するソース電極１１、ゲート電極
１２が夫々形成されている。なお、同図中１３は、半導
体基板２の裏面側に形成されたドレイン電極である。
このように構成された二重拡散形絶縁ゲート電界効果ト
ランジスタからなる半導体装＠１４では、高耐圧化に伴
いエピタキシャル層１の表面領域の濃度を下げる必要が
ある 。しかしなから、そのようにすると第２図に示す如く、
ベース領域３の空乏層１５は、シリコン基板２が低濃度
のため、ドレイン−ソース逆バイアス時の動作状態で極
めて速くピンチオフされ易くなる。このため、電子の流
れる領域１６の幅が狭くなり、抵抗が増加する。その結
果、素子のオン抵抗特性が悪くなる。この問題を解消す
るために、隣接するベース領域３の間隔を広くすること
が行われているが、こような手段では、所定の素子特性
を得るためには素子面積が大きくなる欠点がある。
ランジスタからなる半導体装＠１４では、高耐圧化に伴
いエピタキシャル層１の表面領域の濃度を下げる必要が
ある 。しかしなから、そのようにすると第２図に示す如く、
ベース領域３の空乏層１５は、シリコン基板２が低濃度
のため、ドレイン−ソース逆バイアス時の動作状態で極
めて速くピンチオフされ易くなる。このため、電子の流
れる領域１６の幅が狭くなり、抵抗が増加する。その結
果、素子のオン抵抗特性が悪くなる。この問題を解消す
るために、隣接するベース領域３の間隔を広くすること
が行われているが、こような手段では、所定の素子特性
を得るためには素子面積が大きくなる欠点がある。
（発明の目的〕
本発明は、所定のゲート幅を有して、しかもチップ面積
の縮小Ｊ３よびオン抵抗の減少を達成した半導体装置を
提供することをその目的とするものである。
の縮小Ｊ３よびオン抵抗の減少を達成した半導体装置を
提供することをその目的とするものである。
（発明の概要〕
本発明は１、隣接するベース領域間のドレイン領域内に
、これと同導電形の高濃度不純物領域を形成して隣接す
るチャネル形成ベース領域のピンチオフを防止し、所定
のゲート幅を有してしかもチップ面積の縮小およびオン
抵抗の減少を達成した半導体装置である。
、これと同導電形の高濃度不純物領域を形成して隣接す
るチャネル形成ベース領域のピンチオフを防止し、所定
のゲート幅を有してしかもチップ面積の縮小およびオン
抵抗の減少を達成した半導体装置である。
以下、本発明の実施例について図面を参照して説明する
。
。
第３図は、本発明の一実施例の断面図である。図中２０
は、シリコン等からなる半導体基板である。
は、シリコン等からなる半導体基板である。
半導体基板２０の裏面側には、ドレイン電極２１が形成
されている。半導体基板２０主面側には、Ｎｓ電電形エ
ピタキシャル層２２が形成されている。エビタキシャ、
Ｉｖ層２２の所定領域には、ＰＩ電電形ベース領域２３
が所定間隔で形成されている。ベース領域２３の底部に
はｐＨ形のベース高濃度領域２４がエピタキシャル層２
２の底部に向かって延出している。ベース領域２３内に
は、Ｎｍ電電形ソース領域２５か所定の拡散深さで形成
されている。ベース領域２３間のエピタキシャル層２２
内には、所定の拡散深さでＮ導電形の高濃度不純物領域
２６が形成されている。また、ベース領域２３を含むエ
ピタキシャル層２２の表面には、端部がソース領域２５
上に延出するようにしてゲー］・酸化膜２７が形成され
ている。ゲート酸化膜２７上には、多結晶シリコン層２
８を介して絶縁層２９が形成されている。絶縁層２９は
、ゲート酸化１！Ｉ ２７及び多結晶シリコン層２８の
端部を覆うようにしてソース領域２５に通じるコンタク
トールール３０を有している。また、絶縁層２９には、
多結晶シリコン層２８に通じるコンタクトホール３１が
開口されている。絶縁層２９上には、コンタク１−ボー
ル３０．３１を介してソース領域２５、多結晶シリコン
層２８に接続するソース電極３２、ゲート電極３３が夫
々形成されている。
されている。半導体基板２０主面側には、Ｎｓ電電形エ
ピタキシャル層２２が形成されている。エビタキシャ、
Ｉｖ層２２の所定領域には、ＰＩ電電形ベース領域２３
が所定間隔で形成されている。ベース領域２３の底部に
はｐＨ形のベース高濃度領域２４がエピタキシャル層２
２の底部に向かって延出している。ベース領域２３内に
は、Ｎｍ電電形ソース領域２５か所定の拡散深さで形成
されている。ベース領域２３間のエピタキシャル層２２
内には、所定の拡散深さでＮ導電形の高濃度不純物領域
２６が形成されている。また、ベース領域２３を含むエ
ピタキシャル層２２の表面には、端部がソース領域２５
上に延出するようにしてゲー］・酸化膜２７が形成され
ている。ゲート酸化膜２７上には、多結晶シリコン層２
８を介して絶縁層２９が形成されている。絶縁層２９は
、ゲート酸化１！Ｉ ２７及び多結晶シリコン層２８の
端部を覆うようにしてソース領域２５に通じるコンタク
トールール３０を有している。また、絶縁層２９には、
多結晶シリコン層２８に通じるコンタクトホール３１が
開口されている。絶縁層２９上には、コンタク１−ボー
ル３０．３１を介してソース領域２５、多結晶シリコン
層２８に接続するソース電極３２、ゲート電極３３が夫
々形成されている。
このように構成された半導体装置４０によれば、Ｍ４図
に示す如く、ベース領域２３間に高濃度不純物領域２６
を設けているので、ベース領域２３のピンチオフを防止
し、寄生の接合電界効果トランジスタの抵抗を減少させ
、電流の流れる領域の幅４１を広（してトレイン抵抗を
減少させることができる。しかも、ケート幅Ｗを所定値
に保って素子面積の増大を防止できる。その結果、チッ
プ面積の縮小を図って製造コストの低減を達成できる。
に示す如く、ベース領域２３間に高濃度不純物領域２６
を設けているので、ベース領域２３のピンチオフを防止
し、寄生の接合電界効果トランジスタの抵抗を減少させ
、電流の流れる領域の幅４１を広（してトレイン抵抗を
減少させることができる。しかも、ケート幅Ｗを所定値
に保って素子面積の増大を防止できる。その結果、チッ
プ面積の縮小を図って製造コストの低減を達成できる。
尚、本発明の他の実施例として、第５図に示す如く、高
濃度不純物領域２６の上方に対応する多結晶シリコン層
２８ａ、２８ｂの部分を分離して、その各々に接続する
ようにゲート電極４２形成してもよい。
濃度不純物領域２６の上方に対応する多結晶シリコン層
２８ａ、２８ｂの部分を分離して、その各々に接続する
ようにゲート電極４２形成してもよい。
以上説明した如く、本発明に係る半導体装置によれば、
所定のケート幅を有してしかもチップ面積の縮小および
オン抵抗の減少を達成すことができるものである。
所定のケート幅を有してしかもチップ面積の縮小および
オン抵抗の減少を達成すことができるものである。
第１図は、従来の半導体装置の断面図、第２図は、同半
導体装置で起きる抵抗の増加を示す説明図、第３図は、
本発明の一実施例の断面図、第４図は、同実施例の半導
体装置でのオン抵抗の減少を示す説明図、第５図は、本
発明の他の実施例の断面筒である。 ２０・・・半導体基板、２１・・・ドレイン電極、２２
・・・エピタキシＡフル層、２３・・・ベース領域、２
４・・・ベース高ｍ度領域、２５・・・ソース領域、２
６・・・高濃度不純物領域、２７・・・ゲート酸化膜、
２８，２８ａ、２８ｂ・・・多結晶シリコン層、２９・
・・絶縁層、３０．３１−・・コンタクトホール、３２
・・・ソース電極、３３．４２・・・ゲート電極、４０
・・・半導体装置。 出願人代理人 弁理士 鈴江武彦 第２図 第３図 第４図 ム０ 第５図 第１頁の続き ＠発明者 鈴木 −昭 川崎市幸区小向東芝町１番地 東京芝浦電気株式会社多
摩川工場内
導体装置で起きる抵抗の増加を示す説明図、第３図は、
本発明の一実施例の断面図、第４図は、同実施例の半導
体装置でのオン抵抗の減少を示す説明図、第５図は、本
発明の他の実施例の断面筒である。 ２０・・・半導体基板、２１・・・ドレイン電極、２２
・・・エピタキシＡフル層、２３・・・ベース領域、２
４・・・ベース高ｍ度領域、２５・・・ソース領域、２
６・・・高濃度不純物領域、２７・・・ゲート酸化膜、
２８，２８ａ、２８ｂ・・・多結晶シリコン層、２９・
・・絶縁層、３０．３１−・・コンタクトホール、３２
・・・ソース電極、３３．４２・・・ゲート電極、４０
・・・半導体装置。 出願人代理人 弁理士 鈴江武彦 第２図 第３図 第４図 ム０ 第５図 第１頁の続き ＠発明者 鈴木 −昭 川崎市幸区小向東芝町１番地 東京芝浦電気株式会社多
摩川工場内
Claims (1)
- 一導電形の半導体基板と、該半導体基板の所定領域に所
定間隔で形成された反対導電形のベース領域と、該ベー
ス領域内に形成されたこれと反対導電形のソース領域と
、前記ベース領域間に離間して前記半導体基板内に所定
の拡散深さで形成された前記半導体基板と同導電形の高
濃度不純物領域とを具備することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216709A JPS60107866A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216709A JPS60107866A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107866A true JPS60107866A (ja) | 1985-06-13 |
Family
ID=16692687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216709A Pending JPS60107866A (ja) | 1983-11-17 | 1983-11-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107866A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504360A (en) * | 1990-09-24 | 1996-04-02 | Nippondenso Co., Ltd. | Vertical type semiconductor device provided with an improved construction to greatly decrease device on-resistance without impairing breakdown |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| US7211868B2 (en) * | 2000-09-04 | 2007-05-01 | Sanyo Electric Co., Ltd. | Protection circuit device using MOSFETs and a method of manufacturing the same |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
-
1983
- 1983-11-17 JP JP58216709A patent/JPS60107866A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504360A (en) * | 1990-09-24 | 1996-04-02 | Nippondenso Co., Ltd. | Vertical type semiconductor device provided with an improved construction to greatly decrease device on-resistance without impairing breakdown |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| US5939752A (en) * | 1995-12-12 | 1999-08-17 | Siliconix Incorporated | Low voltage MOSFET with low on-resistance and high breakdown voltage |
| US7211868B2 (en) * | 2000-09-04 | 2007-05-01 | Sanyo Electric Co., Ltd. | Protection circuit device using MOSFETs and a method of manufacturing the same |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
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