JPH0494576A - 縦型パワーｍｏｓ ｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、縦型パワーＭ　ＯＳ　　Ｆ　Ｅ　Ｔに関し、
さらに詳しくは、動作時のオン抵抗低減技術に関する。

（ロ）従来の技術 従来の縦型パワーＭＯＳ　　ＦＥＴの例として、第４図
に示す構造のいわゆるＮチャネル縦型パワＭ　ＯＳ　　
Ｆ　Ｅ　Ｔ　ｉコツィテ説明する。このＭＯＳＦＥＴ　
Ｉ　００は、Ｎ型の低比抵抗ドレイン基板１０１（Ｎ”
の基板）上に高比抵抗トレイン層１０２（Ｎ−層）を有
していて、このドルイン層１０２にチャネルを形成する
Ｐ型のウェル領域１゜３が多数段けられ、さらにこのウ
ェル領域１０３にはそれぞれＮ型の低抵抗ソース領域１
０４（Ｎ゛領域が形成されている。

ここで各ウェル領域１０３は所定間隔おきに配置され、
ソース領域１０４に対するソース電極１０７をコンタク
トするための部分を除き、シリコン酸化８１０６が表面
に被覆されていて、このノリコン酸化膜１０６上には隣
接するウェル領域１０３相互にわｆ二ってポリンリコン
のゲート電極１０５が配置されている。そしてこのゲー
ト電極１０５はＰＳＧ　（リンガラス）等の絶縁膜【０
８で覆われている。

なお、ソース電極１０７は、この絶縁膜１０８を覆う形
でこれらの上にスパッタ蒸着等により形成され、ソース
領域１０４とウェルコンタクト領域とにコンタクトして
いる。又、トレイン基板１０１の裏面側には金属製のド
レイン電極１０９か真空蒸着等により形成され、ドレイ
ン基板ｌＯ１に接合されている。

第４図において点線の部分は、この縦型パワーＭＯ８Ｆ
ＥＴ１００のソース・ドレイン間のＰＮ接合部が逆方向
にバイアスされた時に発生する空乏層の範囲を示してい
る。

以上の構成において、ゲート電極１０５に所定の電圧を
印加すると、ゲート電極１０５の下部に位置するウェル
領域の部分にチャネル層が形成され、この状聾でソース
電極１０７に対してドレイン電極１０９に電圧をかける
と、電流がドレイン電極＋０９からドレイン基板１０１
及びドレイン層１０２を通り、チャネル部を経て、ソー
ス領域１０４及びソース電極１０８へと流れる。

一般にこのような構成のＭＯＳ　　ＦＥＴは同一表面上
にソース電極及びドレイン電極が配列される横型ＭＯ８
ＦＥＴに比べて電流の取出し面積が広くとれるため、大
電流素子として最適である。

又、ゲート電極＋０５をマスクとしてウェル領域１０３
とソース領域１０４とをセルファラインで形成すること
もあって、不純物濃度が正確に制御できる結果、ＭＯＳ
　　ＦＥＴの動作におけるｖｔｈは、ばらつきが少なく
正確なものとなる。

（ハ）発明が解決しようとする課題 上記した従来の縦型パワーＭＯＳ　　ＰＥＴ１００にあ
っては、ウェル領域１０３にはさまれた高比抵抗ドレイ
ン層１０２を電流が流れるため、ソース・ドレイン間の
導通時における抵抗値（つまりオン抵抗のこと）を下げ
るには限界があっ１こ。

すなわち高比抵抗ドレイン層１０２の比抵抗を下げると
、ウェル領域＋０３との接合部に大きな電界かかかり、
ソース・ド゛レイン間の耐圧か低下してしまうことにな
る。そこで、このドレイン層１０２の比抵抗をある程度
までしか低くてきないという欠点がある。又、オン抵抗
を下げるために単位セル数を増大させることは、チップ
面積の増大につながり、コスト増、実装上の問題などが
生じてくる。

この発明はこのような背景のもとに前記従来技術の欠点
に鑑みてなされたものであって、上記課題を解決できる
縦型パワーＭ　ＯＳ　　Ｆ　Ｅ　Ｔを提供することを目
的とする。

（ニ）課題を解決するための手段 この発明によれば、第１導電型半導体基体をドレインと
し、該半導体基体表面の一部に第２導電型不純物領域を
形成し、この第２導電型不純物領域表面の一部に第１導
電型不純物領域を設けてソースとし、ソース・ドレイン
間の第２導電型半導体基体の表面領域をチャネル部とし
てこの上に絶縁膜を介してゲート電極を設けて、このゲ
ート電極の電圧印加によりソース・ドレイン間チャネル
１１流を制御する縦型パワーＭ　ＯＳ　　Ｆ　Ｅ　Ｔに
おいて、第１導電型半導体基体が、低比抵抗層とその低
比抵抗層上にエピタキシャル成長させた高比抵抗層とか
らなり、低比抵抗層と高比抵抗層との界面に少なくとも
高比抵抗層側に隆起する一定の凸部を設けたことを特徴
とする縦型パワーＭＯＳＦＥＴが提供される。

この発明における凸部は、その断面形状を矩形とするも
の、あるいは矩形の肩部がある程度角度を有するテーパ
形とすることができる。また、第１導電型不純物埋込領
域とする場合は、その領域の一部が低比抵抗層方向に凸
起する形状とすることができる。

（ホ）作用 低比抵抗層と高比抵抗層との界面に設けられた凸部は、
高比抵抗層中を電流が流れる部分の抵抗を下げる。これ
によってオン抵抗を低減することができる。

（へ）実施例 以下この発明の実施例を図面にて詳述するか、この発明
は以下の実施例に限定されるしので戸はい。

第１図はこの発明の一実施例であるＮチャネル縦型パワ
ーＭＯＳ　　ＦＥＴの断面図である。

同図において、１はＮｏ型の低比抵抗層、２はＮ−型の
高比抵抗層で、両者によりドレインとなる第１導電型半
導体基体が構成される。高比抵抗層２にはチャネル部を
形成すべくＰ型のウェル領域３．３が形成され。このウ
ェル領域３．３に挟まれた領域の直下の部分の高比抵抗
層ｌと高比抵抗層２との界面には凸部１１が形成される
。

４はＮ型の低抵抗ソース領域で、それぞれのウェル領域
３内に形成される。ウェル領域３及びソース領域４の上
面には、従来同様のソース電極７のコンタクト部分を除
き、ゲート酸化膜６にて被覆される。そして、ゲート酸
化膜６上にはポリシリコンのゲート電極５が層間絶縁膜
８に被覆されて所定の位置に配設される。この層間絶縁
膜８上にはソース電極７が形成される。９はドレイン電
極である。

以上の構成において、低比抵抗層１は、第２図の（ａ）
に示すように、まず低比抵抗Ｎ型シリコン基板上に、ホ
トレジストによるマスクを用いてＲｒＥによって例えば
５ＩＣｊａ　＋　Ｎ２ガスによってテーパーエツチング
（又は完全なトレンチエツチング）をおこなって、凸部
１１を形成する。この時エツチングする領域は、第１図
におけるウェル領域３゜３に挟まれる領域に位置するよ
うに定めろ。

次にこの低比抵抗層１と同じ導電型の高比抵抗シリコン
層２ａを、第２図の（ｂ）に示すように、通常のエピタ
キシャル成長によって所定の厚さまで形成する。この後
その表面側に凸部１１に対応してできたＮ−エピタキシ
ャル層の凸部を研磨により取り去り、第２図（ｃ）に示
すように、均一な鏡面の表面状態にして、高比抵抗層２
とする。この後、鏡面状に研磨された高比抵抗層２の表
面にゲート酸化膜６を熱酸化により５００人〜１０００
人程度形成し、ゲート電極５となるポリシリコンを、減
圧ＣＶＤにより４０００人〜６０００人程度形成後、ホ
トレジストによるマスクでＲＩＥによってポリシリコン
とゲート酸化膜６を連続エツチングする。

次に、このポリシリコンのゲート電極５をマスクとする
セルファラインによって、Ｐ型のウェル領域３はボロン
（Ｂ）を、Ｎｏのソース領域４はヒ素（Ａｓ）を、それ
ぞれ順次イオン注入して形成する。

その後、層間絶縁膜８として例えばＰＳＧを６０００人
〜１μｍ程度ＣＶＤにより形成し、ソース電極用コンク
タト１０をエツチングした後、ソース電極７をＡｌ−５
ｉスパッタ蒸着により１μｍ程度形成する。その後、低
比抵抗層ｌの裏面にドレイン電極９として例えばＣｒ−
Ｎｉ　−Ａｇを真空蒸着により形成する。そして最後に
４５０℃程度でシンターすることで工程を完了する。

又、上記実施例ではＮチャネル縦型パワーＭＯＳ　　Ｆ
ＥＴを中心に説明したが、この発明はＰチャネル縦型パ
ワーＭＯＳ　　ＦＥＴにも適用できることは明らかであ
る。

次にこの発明の他の実施例について第３図を用いて説明
する。

この実施例では上記実施例とは異なり、低比抵抗層ｌと
高比抵抗層２との界面に凸部としてのＮｏ型の不純物埋
込領域１１ａが形成されるものである。この不純物埋込
領域１１ａは、上記界面において低比抵抗層！側と高比
抵抗層２側との方向に凸起しているものである。

この不純物埋込領域１１ａは、まず低比抵抗層ｌ上にホ
トレジストによるマスクによって、ゲート電極５直下と
なる一部の領域にＮ型の不純物として例えばリン（Ｐ）
を、Ｉ　Ｘ　１０　”ｃｔｎ−３以上の濃度になる程度
にイオン注入して形成される。その後ホトレジストを剥
離し洗浄後、高比抵抗層２を通常のエピタキシャル成長
によって所定の厚さ（数μｍ−１００μｌ１１）まで成
長させる。次にゲート酸化膜６を熱酸化により５００人
〜１０００人程度形成し、ゲート電極５を形成すべく、
ポリシリコンをＬＰＧＶＤによって４０００人〜６００
０人程度ゲート酸化膜６上に堆積する。

その後、ホトレジストによるマスクを用いてドライエツ
チングによりゲート電極５となるポリシリコンと下地の
ゲート酸化膜６とをバターニングする。そして、そのゲ
ート電極５をマスクとして、Ｐ型のウェル領域を例えば
ホロン（Ｂ）を、ま几Ｎ型のソース領域４を例えばヒ素
（Ａｓ）をそれぞれイオン注入して形成する。

次に眉間絶縁膜８として例えばＰＳＧをＣＶＤにより６
０００人〜１００００人程度形成し、１０００℃程度の
熱処理により形状を滑らかにした後コンタクトをとるた
め層間絶縁膜８をエツチングする。そしてソース電極７
の配線のためＡｌ−５ｉをスパッタ蒸着等により形成し
、裏面のドレイン電極９としてＣｒ−Ｎｉ−Ａｇ等を真
空蒸着等により形成後、４５０℃程度でシンターするこ
とで工程を完了する。

なお、上記のＮ゛の不純物埋込領域１１ａは、所定のエ
ピタキシャル成長の厚みによってはエピタキシャル成長
を複数回に分け、複数個のＮ゛埋込領域を設けることで
オン抵抗をさらに低減することも可能である。すなわち
、低比抵抗層ｌに不純物埋込領域を形成したのち、高比
抵抗層２をエビタキンヤル成長させる途中でその成長を
止めて、形成させｆコ不純物埋込領域の上に再度埋込領
域を形成し、この後高比抵抗層２をエビタキンヤル成長
させることを繰り返して行うものである。

又、この実施例でＮチャネル縦型パワーＭＯ５ＦＥＴを
中心に説明したが、この発明はＰチャネル縦型パワーＭ
ＯＳ　　ＦＥＴにも適用できることは明らかである。

（ト）発明の効果 この発明によればドレインとなる比抵抗層とその上にエ
ピタキシャル成長させる高比抵抗層との界面の一部の領
域に凸部を設けることによって、他の特性を劣化させる
ことなくオン抵抗を低減させることができる。又、同一
オン抵抗に設計すれば、チップサイズを縮小することが
でき、コストダウンにつながる効果を有する。そして、
この効果は素子の発熱、消費電力等の点でも大きな効果
を発揮する。

【図面の簡単な説明】

第１図はこの発明の実施例の構成を示す縦断面図、第２
図は実施例における凸部の形成工程を説明するための工
程図、第３図はこの発明の他の実施例の構成を示す縦断
面図、第４図は従来例の構成を示す縦断面図である。 笥　１　図 １・・・・・・低比抵抗層、２・・・・・・高比抵抗層
、３・・・・・・ウェル領域、４・・・・・・ソース領
域、５・・・・・・ゲート電極、７・・・・・・ソース
電極、９・・・・・・ドレイン電極、１１・・・・・・
凸部、１１λ・・・・・・不純物埋込領域。 第　３１！１ 第 図 値 図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基体をドレインとし、該半導体基
   体表面の一部に第２導電型不純物領域を形成し、この第
   ２導電型不純物領域表面の一部に第１導電型不純物領域
   を設けてソースとし、ソース・ドレイン間の第２導電型
   半導体基体の表面領域をチャネル部としてこの上に絶縁
   膜を介してゲート電極を設けて、このゲート電極の電圧
   印加によりソース・ドレイン間チャネル電流を制御する
   縦型パワーＭＯＳＦＥＴにおいて、第１導電型半導体基
   体が、低比抵抗層とその低比抵抗層上にエピタキシャル
   成長させた高比抵抗層とからなり、低比抵抗層と高比抵
   抗層との界面に少なくとも高比抵抗層側に隆起する一定
   の凸部を設けたことを特徴とする縦型パワーＭＯＳＦＥ
   Ｔ。 ２、凸部が、高濃度の第１導電型不純物埋込領域からな
   る請求項１記載の縦型パワーＭＯＳＦＥＴ。