JPS6010920A - 相補形半導体集積回路 - Google Patents
相補形半導体集積回路Info
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- JPS6010920A JPS6010920A JP58120807A JP12080783A JPS6010920A JP S6010920 A JPS6010920 A JP S6010920A JP 58120807 A JP58120807 A JP 58120807A JP 12080783 A JP12080783 A JP 12080783A JP S6010920 A JPS6010920 A JP S6010920A
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- JP
- Japan
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- channel
- connection point
- complementary semiconductor
- mo8fet
- point
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＰチャネルＭＯ８ＦＥＴおよびＮチャネルＭ
Ｏ８ＦＥＴから構成される任意の相補形半導体論理回路
における貫通電流を減少させることができる相補形半導
体集積回路に関するものである。
Ｏ８ＦＥＴから構成される任意の相補形半導体論理回路
における貫通電流を減少させることができる相補形半導
体集積回路に関するものである。
第１図は従来の相補形半導体集積回路を示す回路図であ
シ、１例として反転増幅器からなる相補形半導体論理回
路（１）を示す。同図において、（２）は例えば正の電
圧Ｖｅ（Ｂボルトが印加する第１電源端子、（３）は例
えば０ボルトが印加する第２電源端子、（４）はとの相
補形半導体論理回路（１）の入力端子、（５）はこの相
補形半導体論理回路（１）の出力端子、（６）はソース
が第１電源端子（２）に接続され、ゲートが入力端子（
４）に接続され、ドレインが出力端子（５）に接続され
るＰチャネルＭＯ８ＦＥＴ、（７）はソースが第２電源
端子（３）に接続され、ゲートが入力端子（４）に接続
され、ドレインが出力端子（５）に接続されたＮチャネ
ルＭｏ８ｒＥＴである。なお、第２図（ａ）および第２
図（ｂ）はそれぞれ入力信号の波形および出力信号の波
形をそれぞれ定性的に示したものである。
シ、１例として反転増幅器からなる相補形半導体論理回
路（１）を示す。同図において、（２）は例えば正の電
圧Ｖｅ（Ｂボルトが印加する第１電源端子、（３）は例
えば０ボルトが印加する第２電源端子、（４）はとの相
補形半導体論理回路（１）の入力端子、（５）はこの相
補形半導体論理回路（１）の出力端子、（６）はソース
が第１電源端子（２）に接続され、ゲートが入力端子（
４）に接続され、ドレインが出力端子（５）に接続され
るＰチャネルＭＯ８ＦＥＴ、（７）はソースが第２電源
端子（３）に接続され、ゲートが入力端子（４）に接続
され、ドレインが出力端子（５）に接続されたＮチャネ
ルＭｏ８ｒＥＴである。なお、第２図（ａ）および第２
図（ｂ）はそれぞれ入力信号の波形および出力信号の波
形をそれぞれ定性的に示したものである。
次に、上記構成による相補形半導体集積回路の動作につ
いて第２図（ａｌおよび第２図（ｂ）を参照して説明す
る。まず、入力端子（４）に、第２図（ａ）に示す電圧
波形が入力し、出力端子（５）から第２図（ｂ）に示す
電圧波形が出力したとすると、第２図（ａｌに示す電圧
波形におけるＡ点およびＤ点はＮチャネルＭｏ８ｒＥＴ
（７）の閾値電圧に当たるため、Ａ点でＮチャネルＭｏ
８ｒＥＴ（７）が導通し始める点で、Ｄ点はＮチャネル
Ｍｏ８ｒＥＴ（７）が非導通状態になる点である。また
、第２図（ａ）に示す電圧波形におけるＢ点および０点
はＰチャネルＭｏ８ｒＥＴ（６）の閾値電圧に当るため
、Ｂ点はＰチャネルＭｏ８ｒＥＴ（６）が非導通になる
点であシ、０点はＰチャネルＭｏ８ｒＥＴ（６）が導通
し始める点である。したがって。
いて第２図（ａｌおよび第２図（ｂ）を参照して説明す
る。まず、入力端子（４）に、第２図（ａ）に示す電圧
波形が入力し、出力端子（５）から第２図（ｂ）に示す
電圧波形が出力したとすると、第２図（ａｌに示す電圧
波形におけるＡ点およびＤ点はＮチャネルＭｏ８ｒＥＴ
（７）の閾値電圧に当たるため、Ａ点でＮチャネルＭｏ
８ｒＥＴ（７）が導通し始める点で、Ｄ点はＮチャネル
Ｍｏ８ｒＥＴ（７）が非導通状態になる点である。また
、第２図（ａ）に示す電圧波形におけるＢ点および０点
はＰチャネルＭｏ８ｒＥＴ（６）の閾値電圧に当るため
、Ｂ点はＰチャネルＭｏ８ｒＥＴ（６）が非導通になる
点であシ、０点はＰチャネルＭｏ８ｒＥＴ（６）が導通
し始める点である。したがって。
入力端子（４）に印加される入力波形が第２図（ａ）に
示すように変化する場合、この入力電圧が変化するＡ点
からＢ点までの時間ＴＩ＋および入力電圧が変化する０
点からＤ点までの時間Ｔ、では、ＰチャネルＭｏ５ｒＥ
Ｔ（６）およびＮチャネルＭｏ８ｒＥＴ（７）の双方が
導通状態となるため、貫通電流が第１電源端子（２）−
ＰｆヤネルＭ０８ＦＥＴ（６） −Ｎｆ’ｒ＊ルＭＯ８
ＦＥＴ（７）−第２電源端子（３）に向って流れる。し
かも、出力端子（５）に接続される負荷を図示していな
いが、この負荷を考慮する場合は負荷電流が更に加算さ
れる。
示すように変化する場合、この入力電圧が変化するＡ点
からＢ点までの時間ＴＩ＋および入力電圧が変化する０
点からＤ点までの時間Ｔ、では、ＰチャネルＭｏ５ｒＥ
Ｔ（６）およびＮチャネルＭｏ８ｒＥＴ（７）の双方が
導通状態となるため、貫通電流が第１電源端子（２）−
ＰｆヤネルＭ０８ＦＥＴ（６） −Ｎｆ’ｒ＊ルＭＯ８
ＦＥＴ（７）−第２電源端子（３）に向って流れる。し
かも、出力端子（５）に接続される負荷を図示していな
いが、この負荷を考慮する場合は負荷電流が更に加算さ
れる。
しかしながら、従来の相補形半導体集積回路によれば上
述したように貫通電流が流れることを避けることができ
ないうえ、この貫通電流が多くなると、集積回路全体の
動作電流が増大するうえ、瞬間電流の増大は雑音信号の
発生源になるなどの欠点があった。
述したように貫通電流が流れることを避けることができ
ないうえ、この貫通電流が多くなると、集積回路全体の
動作電流が増大するうえ、瞬間電流の増大は雑音信号の
発生源になるなどの欠点があった。
したがって、この発明の目的は前段反転増幅器の負荷抵
抗に流れる貫通電流を利用し、この負荷 、抵抗の両端
に生じる電圧の時間的差異によシ、次段の相補形半導体
論理回路を構成するＰチャネルＭｏ８ｒＥＴとＮチャネ
ルＭＯ８Ｆ’ＥＴのゲートにそれぞれ異なる時間差異を
もった信号を与えることによシ、相補形半導体論理回路
の貫通電流を減少させる相補形半導体集積回路を提供す
るものである。
抗に流れる貫通電流を利用し、この負荷 、抵抗の両端
に生じる電圧の時間的差異によシ、次段の相補形半導体
論理回路を構成するＰチャネルＭｏ８ｒＥＴとＮチャネ
ルＭＯ８Ｆ’ＥＴのゲートにそれぞれ異なる時間差異を
もった信号を与えることによシ、相補形半導体論理回路
の貫通電流を減少させる相補形半導体集積回路を提供す
るものである。
このような目的を達成するため、との発明はソースが第
１電源端子に接続され、ゲートが入力端子に接続され、
ドレインが第１接続点に接続されるＰチャネルＭｏ８ｒ
ＥＴと、ソースが第２電源端子に接続され、ゲートが入
力端子に接続され、ドレインが第２接続点に接続される
ＮチャネルＭｏ８ｒＥＴと、一端が第１接続点に接続さ
れ、他端が第２接続点に接続される負荷抵抗とからなる
前段反転増幅器を備え、前記第１接続点が前記相補形半
導体論理回路のＰチャネルＭｏ８ｒＥＴのゲートに接続
され、前記第２接続点が前記相補形半導体論理回路のＮ
チャネルＭｏ８ｒＥＴのゲートに接続されるものであシ
、以下実施例を用いて詳細に説明する。
１電源端子に接続され、ゲートが入力端子に接続され、
ドレインが第１接続点に接続されるＰチャネルＭｏ８ｒ
ＥＴと、ソースが第２電源端子に接続され、ゲートが入
力端子に接続され、ドレインが第２接続点に接続される
ＮチャネルＭｏ８ｒＥＴと、一端が第１接続点に接続さ
れ、他端が第２接続点に接続される負荷抵抗とからなる
前段反転増幅器を備え、前記第１接続点が前記相補形半
導体論理回路のＰチャネルＭｏ８ｒＥＴのゲートに接続
され、前記第２接続点が前記相補形半導体論理回路のＮ
チャネルＭｏ８ｒＥＴのゲートに接続されるものであシ
、以下実施例を用いて詳細に説明する。
第３図はこの発明に係る相補形半導体集積回路の一実施
例を示す回路図である。同図において、（８）はソース
が＠１電源端子（２）に接続され、ゲートが入力端子（
４）に接続され、ドレインが第１接続点（９）に接続さ
れたＰチャネルＭｏ８ｒＥＴ、Ｑｔ）はソースが第２電
源端子（３）に接続され、ゲートが入力端子（４）に接
続され、ドレインが第２接続点αυに接続され九Ｎチャ
ネルＭＯ８ＦＥＴ、（１３］一端が第１接続点（９）に
接続され、他端が第２接続点αυに接続された負荷抵抗
、ａ３はソースが第１電源端子（２）に接続され、ゲー
トが第１接続点（９）に接続され、ドレインが出力端子
（５）に接続され７ｃＰチャネルＭＯＳ ＦＥＴ、（＋
４１はソースが第２電源端子（３）に接続され、ゲート
が第２接続点Ｑｌ）に接続され、ドレインが出力端子（
５）に接続されたＮチャネルＭｏ８ｒＥＴである。
例を示す回路図である。同図において、（８）はソース
が＠１電源端子（２）に接続され、ゲートが入力端子（
４）に接続され、ドレインが第１接続点（９）に接続さ
れたＰチャネルＭｏ８ｒＥＴ、Ｑｔ）はソースが第２電
源端子（３）に接続され、ゲートが入力端子（４）に接
続され、ドレインが第２接続点αυに接続され九Ｎチャ
ネルＭＯ８ＦＥＴ、（１３］一端が第１接続点（９）に
接続され、他端が第２接続点αυに接続された負荷抵抗
、ａ３はソースが第１電源端子（２）に接続され、ゲー
トが第１接続点（９）に接続され、ドレインが出力端子
（５）に接続され７ｃＰチャネルＭＯＳ ＦＥＴ、（＋
４１はソースが第２電源端子（３）に接続され、ゲート
が第２接続点Ｑｌ）に接続され、ドレインが出力端子（
５）に接続されたＮチャネルＭｏ８ｒＥＴである。
なお、前記ＰチャネルＭＯ８ＦＥＴＱ：１およびＮチャ
ネルＭｏ８ｒＥＴ（１４）によシ反転増幅器からなる相
補形半導体論理回路ａ９を構成する。また、前記Ｐチー
？ネルＭＯ８ＦＥＴ（８）Ｉ Ｎチー？ネ＃ＭＯ８ＦＥ
ＴＱｌおよび負荷抵抗ａりから前記相補形半導体論理回
路ａ四の前段反転増幅器αｅを構成する。また、第４図
（ａ）〜第４図（ｃ）は第３図の各部の波形を定性的に
示したものである。
ネルＭｏ８ｒＥＴ（１４）によシ反転増幅器からなる相
補形半導体論理回路ａ９を構成する。また、前記Ｐチー
？ネルＭＯ８ＦＥＴ（８）Ｉ Ｎチー？ネ＃ＭＯ８ＦＥ
ＴＱｌおよび負荷抵抗ａりから前記相補形半導体論理回
路ａ四の前段反転増幅器αｅを構成する。また、第４図
（ａ）〜第４図（ｃ）は第３図の各部の波形を定性的に
示したものである。
次に上記構成による相補形半導体集積回路の動作につい
て第４図（ａ）〜第４図（Ｃ）を参照して説明するが、
論理に正論理を用い、論理的に正の状態を１Ｈ′とし、
論理的に非圧の状態を１Ｌ′として表わす。まず、入力
端子（４）に印加された入力信号の電圧が第４図（ａ）
に示すように１Ｌ′で定常状態にあると、第１接続点（
９）および第２接続点αυの状態ハＨ′である。したが
って、出力端子（５）は１Ｌルベルになる。次に、入力
端子（４）に印加される電圧が１Ｌルベルから１Ｈルベ
ルに変化し始めると、ＰチャネルＭｏ８ｒＥＴ（８）と
ＮチャネルＭＯ８ＦＥＳ（１１）の間に負荷抵抗ａのを
通して貫通電流が流れる。これによシ、負荷抵抗Ｑ２の
両端には電位差が生じ、第４図（ｂ）に示すように、第
１接続点（９）の波形り、および第２接続点（１］）の
波形Ｌ２が得られる。そして、この第１接続点（９）の
波形り、上のＥ点はＰチャネルＭｏ８ｒＥＴ（１３の閾
値電圧に相当する点であシ、第２接続点ａυの波形り、
上のＦ点はＮチャネルＭｏ８ｒＥＴＱ４）の閾値電圧に
相当する点である。そして、負荷抵抗（１１Ｊの両端か
ら次段のゲート信号を作り出すことにより、第２接続点
αＤの電圧がＮチャネルＭｏ８ｒＥＴ（１４）を非導通
状態にさせるＦ点に達するまでの時間と第２接続点ａυ
の電圧がＰチャネルＭｏ８ｒＥＴ（１３を導通状態にさ
せるＥ点に達するまでの時間の差を、負荷抵抗を用いな
い場合に比べて小さくすることができる。このため、Ｐ
チャネルＭｏ５ｒＥＴ（＋３．！＝ＮチーｙＪルＭｏ５
ｐＥＴＱ４）Ｋ流れる貫通電流を減少させることができ
る。
て第４図（ａ）〜第４図（Ｃ）を参照して説明するが、
論理に正論理を用い、論理的に正の状態を１Ｈ′とし、
論理的に非圧の状態を１Ｌ′として表わす。まず、入力
端子（４）に印加された入力信号の電圧が第４図（ａ）
に示すように１Ｌ′で定常状態にあると、第１接続点（
９）および第２接続点αυの状態ハＨ′である。したが
って、出力端子（５）は１Ｌルベルになる。次に、入力
端子（４）に印加される電圧が１Ｌルベルから１Ｈルベ
ルに変化し始めると、ＰチャネルＭｏ８ｒＥＴ（８）と
ＮチャネルＭＯ８ＦＥＳ（１１）の間に負荷抵抗ａのを
通して貫通電流が流れる。これによシ、負荷抵抗Ｑ２の
両端には電位差が生じ、第４図（ｂ）に示すように、第
１接続点（９）の波形り、および第２接続点（１］）の
波形Ｌ２が得られる。そして、この第１接続点（９）の
波形り、上のＥ点はＰチャネルＭｏ８ｒＥＴ（１３の閾
値電圧に相当する点であシ、第２接続点ａυの波形り、
上のＦ点はＮチャネルＭｏ８ｒＥＴＱ４）の閾値電圧に
相当する点である。そして、負荷抵抗（１１Ｊの両端か
ら次段のゲート信号を作り出すことにより、第２接続点
αＤの電圧がＮチャネルＭｏ８ｒＥＴ（１４）を非導通
状態にさせるＦ点に達するまでの時間と第２接続点ａυ
の電圧がＰチャネルＭｏ８ｒＥＴ（１３を導通状態にさ
せるＥ点に達するまでの時間の差を、負荷抵抗を用いな
い場合に比べて小さくすることができる。このため、Ｐ
チャネルＭｏ５ｒＥＴ（＋３．！＝ＮチーｙＪルＭｏ５
ｐＥＴＱ４）Ｋ流れる貫通電流を減少させることができ
る。
次に、入力端子（４）に印加される入力信号の電圧が１
ＨルベルからゝＬルベルに変化し始めると。
ＨルベルからゝＬルベルに変化し始めると。
ＰチャネルＭｏ８ｒＥＴ（８）とＮチャネルＭｏ８ｒＥ
Ｔ←呻の間に負荷抵抗（１つを通して貫通電流が流れる
。
Ｔ←呻の間に負荷抵抗（１つを通して貫通電流が流れる
。
これによシ、負荷抵抗ａりの両端には電位差が生じ、第
１接続点（９）および第２接続点Ｑｌ）にはそれぞれ第
４図（ｂ）に示す波形り、および波形り、が得られる。
１接続点（９）および第２接続点Ｑｌ）にはそれぞれ第
４図（ｂ）に示す波形り、および波形り、が得られる。
そして、この第１接続点（９）の波形り、上のＧ点はＰ
テヤルネＭＯ８ＦＥＴＱ３の閾値電圧に相当する点であ
シ、第２接続点０υの波形り、上のＥ点はＮチャネルＭ
ｏ８ｒＥＴＱ４）の閾値電圧に相当する点である。
テヤルネＭＯ８ＦＥＴＱ３の閾値電圧に相当する点であ
シ、第２接続点０υの波形り、上のＥ点はＮチャネルＭ
ｏ８ｒＥＴＱ４）の閾値電圧に相当する点である。
そして、入力信号の電圧が１Ｌルベルから１Ｈルベルへ
変化する場合と同様に、第１接続点（９）の電圧がＰチ
ャネルＭＯ８ＦＥ’ｌ’α階を非導通状態にさせるＧ点
に達するまでの時間と、第２接続点ａ０の電圧がＮチャ
ネルＭｏ８ｒＥＴ（１４）を導通状態にさせるＨ点に達
するまでの時間の差を、負荷抵抗を用いない場合に比べ
て小さくすることができ、これによシ、ＰチャネルＭＯ
８ＦＥＴα騰およびＮチャネルＭｏ８ｒＥＴ（１４）に
流れる貫通電流を減少させることができる。したがって
、入力端子（４）に入力する第４図（ａ）に示す入力電
圧波形に対し、出力端子（５）には第４図（ｃ）に示す
出力電圧波形が得られる。
変化する場合と同様に、第１接続点（９）の電圧がＰチ
ャネルＭＯ８ＦＥ’ｌ’α階を非導通状態にさせるＧ点
に達するまでの時間と、第２接続点ａ０の電圧がＮチャ
ネルＭｏ８ｒＥＴ（１４）を導通状態にさせるＨ点に達
するまでの時間の差を、負荷抵抗を用いない場合に比べ
て小さくすることができ、これによシ、ＰチャネルＭＯ
８ＦＥＴα騰およびＮチャネルＭｏ８ｒＥＴ（１４）に
流れる貫通電流を減少させることができる。したがって
、入力端子（４）に入力する第４図（ａ）に示す入力電
圧波形に対し、出力端子（５）には第４図（ｃ）に示す
出力電圧波形が得られる。
なお、上述の説明では負荷抵抗を用いたが、半導体素子
を用いてもよいことはもちろんである。
を用いてもよいことはもちろんである。
また、相補形半導体論理回路としてインバータを用いた
が、これに限定せず他の論理回路を用いてもよいことは
もちろんである。また１Ｍ０８ＦＥＴ０３）およびＭＯ
ＳＦＥＴ（１４）に流れる貫通電流は入力波形の立上り
および立下ル時間、各ＭＯ８ＦＥＴの形状、ゲート容量
９分布容量、負荷抵抗の大きさなどに依存するため、任
意の論理回路の貫通電流を少なくするためにはその前段
以前を含めて設計してもよいことはもちろんである。
が、これに限定せず他の論理回路を用いてもよいことは
もちろんである。また１Ｍ０８ＦＥＴ０３）およびＭＯ
ＳＦＥＴ（１４）に流れる貫通電流は入力波形の立上り
および立下ル時間、各ＭＯ８ＦＥＴの形状、ゲート容量
９分布容量、負荷抵抗の大きさなどに依存するため、任
意の論理回路の貫通電流を少なくするためにはその前段
以前を含めて設計してもよいことはもちろんである。
以上詳細に説明したように、この発明に係る相補形半導
体集積回路によれば流れる貫通電流を減少させることが
できるので、動作電流を軽減できしかも雑音信号の発生
を減少させることができるなどの効果がある。
体集積回路によれば流れる貫通電流を減少させることが
できるので、動作電流を軽減できしかも雑音信号の発生
を減少させることができるなどの効果がある。
第１図社従来の相補形半導体集積回路を示す回路図、第
２図（ａ）および第２図（ｂ）はそれぞれ第１図の入力
電圧波形および出力電圧波形を示す図、第３図はとの発
明に係る相補形半導体集積回路の一実施例を示す回路図
、第４図（ａ）〜第４図（ｃ）は第３図の各部の波形を
示す図である。 （１）・・・・相補形半導体論理回路、（２）・・・・
第１電源端子、（３）・・・・第２電源端子、（４）・
・・・入力端子、（５）・・・・出力端子、（６）・・
・・ＰチャネルＭＯ８ＦＥＴ、（７）・・・・Ｎチャネ
ルＭＯ８ＦＥＴ、（８）−’ −−ＰチャネルＭＯ８Ｆ
ＥＴ。 （９）・・・・第１接続点、ＧＯ）・・・・Ｎチャネル
ＭＯ８ＦＥＴ、αυ・・・・第２接続点、（１２１・・
・・負荷抵抗、α（至）・・・・ＰチャネルＭＯ８ＦＥ
Ｔ、（１４）・・・・ＮチャネルＭＯ８ＦＥＴ１α９・
・・・相補形半導体論理回路、（１Ｇ）・・・・前段反
転増幅器。 なお９図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 １ 第２図 図 乙 ４４−−一−−−−−−− − 特許庁長官殿 １、事件の表示 特願昭５８−１２０８０７号２、発明
の名称 相補形半導体集積回路３、補正をする者 第 １ 図
２図（ａ）および第２図（ｂ）はそれぞれ第１図の入力
電圧波形および出力電圧波形を示す図、第３図はとの発
明に係る相補形半導体集積回路の一実施例を示す回路図
、第４図（ａ）〜第４図（ｃ）は第３図の各部の波形を
示す図である。 （１）・・・・相補形半導体論理回路、（２）・・・・
第１電源端子、（３）・・・・第２電源端子、（４）・
・・・入力端子、（５）・・・・出力端子、（６）・・
・・ＰチャネルＭＯ８ＦＥＴ、（７）・・・・Ｎチャネ
ルＭＯ８ＦＥＴ、（８）−’ −−ＰチャネルＭＯ８Ｆ
ＥＴ。 （９）・・・・第１接続点、ＧＯ）・・・・Ｎチャネル
ＭＯ８ＦＥＴ、αυ・・・・第２接続点、（１２１・・
・・負荷抵抗、α（至）・・・・ＰチャネルＭＯ８ＦＥ
Ｔ、（１４）・・・・ＮチャネルＭＯ８ＦＥＴ１α９・
・・・相補形半導体論理回路、（１Ｇ）・・・・前段反
転増幅器。 なお９図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 １ 第２図 図 乙 ４４−−一−−−−−−− − 特許庁長官殿 １、事件の表示 特願昭５８−１２０８０７号２、発明
の名称 相補形半導体集積回路３、補正をする者 第 １ 図
Claims (1)
- 【特許請求の範囲】 ソースが第１電源端子に接続され、ドレインが出力端子
に接続されたＰチャネルＭＯ８ＦＥＴと、ソースが第２
電源端子に接続され、ドレインが出力端子に接続される
ＮチャネルＭＯ８ＦＥＴとＫよシ構成される任意の相補
形半導体論理回路からなる相補形半導体集積回路におい
て、ソースが第１電源端子に接続され、ゲートが入力端
子に接続され、ドレインが第１接続点に接続されるＰチ
ャネルＭＯ８ＦＥＴと、ソースが第２電源端子に接続さ
れ、ゲートが入力端子に接続され、ドレインが第２接続
点に接続されるＮチャネルＭＯ８ＦＥＴと、一端が第１
接続点に接続され、他端が第２接続点に接続される負荷
抵抗とからなる前段反転増幅器を備え、前記第１接続点
が前記相補形半導体論理回路のＰチャネルＭＯ８ＦＥＴ
のゲートに接続され。 前記第２接続点が前記相補形半導体論理回路のＮチャネ
ルＭＯ８ＦＥＴのゲートに接続されることを特徴とする
相補形半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120807A JPS6010920A (ja) | 1983-06-30 | 1983-06-30 | 相補形半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120807A JPS6010920A (ja) | 1983-06-30 | 1983-06-30 | 相補形半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010920A true JPS6010920A (ja) | 1985-01-21 |
Family
ID=14795460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120807A Pending JPS6010920A (ja) | 1983-06-30 | 1983-06-30 | 相補形半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010920A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265814A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 相補型ｍｏｓ論理回路 |
| JPS63136823A (ja) * | 1986-11-28 | 1988-06-09 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPS63215220A (ja) * | 1987-03-04 | 1988-09-07 | Nec Corp | プリドライバ−回路 |
| EP0430187A3 (en) * | 1989-11-30 | 1991-06-12 | Siemens Aktiengesellschaft | Digital circuit with switching stages of the complementary mos type |
-
1983
- 1983-06-30 JP JP58120807A patent/JPS6010920A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62265814A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 相補型ｍｏｓ論理回路 |
| JPS63136823A (ja) * | 1986-11-28 | 1988-06-09 | Nec Corp | Ｃｍｏｓ集積回路 |
| JPS63215220A (ja) * | 1987-03-04 | 1988-09-07 | Nec Corp | プリドライバ−回路 |
| EP0430187A3 (en) * | 1989-11-30 | 1991-06-12 | Siemens Aktiengesellschaft | Digital circuit with switching stages of the complementary mos type |
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