JPH01251817A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH01251817A JPH01251817A JP7941988A JP7941988A JPH01251817A JP H01251817 A JPH01251817 A JP H01251817A JP 7941988 A JP7941988 A JP 7941988A JP 7941988 A JP7941988 A JP 7941988A JP H01251817 A JPH01251817 A JP H01251817A
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- JP
- Japan
- Prior art keywords
- power supply
- output terminal
- circuit
- terminal
- mosfet
- Prior art date
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリセット回路、特に０ＭＯ８ＦＥＴを用いた半
導体集積回路の電源投入時におけるリセット回路に関す
る。
導体集積回路の電源投入時におけるリセット回路に関す
る。
従来、この種のリセット回路はマイクロコンピュータや
電卓等のＬＳＩ回路内に設けられて、電源投入時に自動
的にＬＳＩ回路の内部を一定の初期状態に設定する機能
を果している。
電卓等のＬＳＩ回路内に設けられて、電源投入時に自動
的にＬＳＩ回路の内部を一定の初期状態に設定する機能
を果している。
第５図は従来のこの種のリセット回路の代表的な回路構
成図で、第６図は第５図の動作時の主要点の波形図であ
る。第６図の領域Ａは電源投入時のリセットパルスの発
生の場合を示していて、電源ｖ１が印加されるとゲート
が地気電源■２に接続されたトランジスタ１は導通状態
となるが、コンデンサＣ１の充電電流のため出力端１０
０は電源Ｖ１より遅れて立上り、トランジスタ３および
４から成るインバータ回路はその出力端２００にパルス
出力を発生する。このパルスは通常１段または２段から
なるインバータ回路により整形され、リセット信号とし
てＬＳＩ回路の内部に与えられる。
成図で、第６図は第５図の動作時の主要点の波形図であ
る。第６図の領域Ａは電源投入時のリセットパルスの発
生の場合を示していて、電源ｖ１が印加されるとゲート
が地気電源■２に接続されたトランジスタ１は導通状態
となるが、コンデンサＣ１の充電電流のため出力端１０
０は電源Ｖ１より遅れて立上り、トランジスタ３および
４から成るインバータ回路はその出力端２００にパルス
出力を発生する。このパルスは通常１段または２段から
なるインバータ回路により整形され、リセット信号とし
てＬＳＩ回路の内部に与えられる。
上述した従来のリセット回路では、再び第５図および第
６図を参照すると、第６図の領域Ｂは電源■１にノイズ
が発生した場合の波形を示していて、出力端１００は電
源Ｖ２との間にコンデンサＣ１が接続され、かつトラン
ジスタ１のｇｌ、ｌを非常に小さくしであるため、電源
Ｖ１に発生したノイズに追随しないので、電源Ｖ１に発
生したノイズの電位と接点１００の電位間に電位差が生
じ、その電位差がトランジスタ３のしきい値電圧を越、
える（第６図■１のノイズ波形ａ）と、トランジスタ３
がオフ状態からオン状態になる。ところが電源投入時の
リセットパルスを充分に発生するように、トランジスタ
３のｇｌを大、トランジスタ４のｇｌを小にしてトラン
ジスタ３および４で構成するインバータ回路の論理しき
い値を可能なかぎり、電源Ｖ１側にしであるので、上記
のノイズでトランジスタ３がオン状態になると、出力端
２００にリセットパルスが発生してしまい、通常の動作
時に誤ったリセットがかかると云う欠点を有している。
６図を参照すると、第６図の領域Ｂは電源■１にノイズ
が発生した場合の波形を示していて、出力端１００は電
源Ｖ２との間にコンデンサＣ１が接続され、かつトラン
ジスタ１のｇｌ、ｌを非常に小さくしであるため、電源
Ｖ１に発生したノイズに追随しないので、電源Ｖ１に発
生したノイズの電位と接点１００の電位間に電位差が生
じ、その電位差がトランジスタ３のしきい値電圧を越、
える（第６図■１のノイズ波形ａ）と、トランジスタ３
がオフ状態からオン状態になる。ところが電源投入時の
リセットパルスを充分に発生するように、トランジスタ
３のｇｌを大、トランジスタ４のｇｌを小にしてトラン
ジスタ３および４で構成するインバータ回路の論理しき
い値を可能なかぎり、電源Ｖ１側にしであるので、上記
のノイズでトランジスタ３がオン状態になると、出力端
２００にリセットパルスが発生してしまい、通常の動作
時に誤ったリセットがかかると云う欠点を有している。
本発明のリセット回路は、第１の電源供給端と第１．第
３および第４の出力端との間にそれぞれ第１．第７およ
び第５のＭＯＳＦＥＴを接続し、前記第１の電源供給端
と第２の出力端との間に前記第１のＭＯＳＦＥＴと同チ
ャネル形を有する第２と第３とのＭＯＳＦＥＴを直列に
接続し、第２の電源供給端と前記第２．第３および第４
の出力端との間にそれぞれ前記第１のＭＯＳＦＥＴと異
なるチャネル形を有する第４．第８および第６のＭＯＳ
ＦＥＴを接続し、前記第１のＭＯＳＦＥＴのゲートを前
記第２の電源供給端に、前記第３および第４のＭＯＳＦ
ＥＴのゲートを前記第１の出力端に、前記第５．第６．
第７および第８のＭＯＳＦＥＴのゲートを前記第２の出
力端に、前記第２のＭＯＳＦＥＴのゲートを前記第３の
出力端に、さらに前記第１の出力端と前記第２の電源供
給端との間にコンデンサを接続することにより構成され
る。
３および第４の出力端との間にそれぞれ第１．第７およ
び第５のＭＯＳＦＥＴを接続し、前記第１の電源供給端
と第２の出力端との間に前記第１のＭＯＳＦＥＴと同チ
ャネル形を有する第２と第３とのＭＯＳＦＥＴを直列に
接続し、第２の電源供給端と前記第２．第３および第４
の出力端との間にそれぞれ前記第１のＭＯＳＦＥＴと異
なるチャネル形を有する第４．第８および第６のＭＯＳ
ＦＥＴを接続し、前記第１のＭＯＳＦＥＴのゲートを前
記第２の電源供給端に、前記第３および第４のＭＯＳＦ
ＥＴのゲートを前記第１の出力端に、前記第５．第６．
第７および第８のＭＯＳＦＥＴのゲートを前記第２の出
力端に、前記第２のＭＯＳＦＥＴのゲートを前記第３の
出力端に、さらに前記第１の出力端と前記第２の電源供
給端との間にコンデンサを接続することにより構成され
る。
以上の構成により、リセットパルスを出力するインバー
タ回路と電源との間にゲート回路が設けられていて、こ
のゲート回路に電源の継続印加時は第３の出力端からゲ
ート断信号が与えられているので、電源ノイズに対し誤
ったリセット信号を送出することがない。
タ回路と電源との間にゲート回路が設けられていて、こ
のゲート回路に電源の継続印加時は第３の出力端からゲ
ート断信号が与えられているので、電源ノイズに対し誤
ったリセット信号を送出することがない。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路構成図である。この回
路では第５図の従来の回路の他に、リセットパルスを入
力とするトランジスタ７および８で構成されたインバー
タ回路と、その出力端４００を入力して、リセットパル
ス発生用のインバータ回路と電源■１との間にゲート用
のトランジスタ２とが設けられている。
路では第５図の従来の回路の他に、リセットパルスを入
力とするトランジスタ７および８で構成されたインバー
タ回路と、その出力端４００を入力して、リセットパル
ス発生用のインバータ回路と電源■１との間にゲート用
のトランジスタ２とが設けられている。
第２図は第１図の主要点の波形図で、領域Ｂにおいて、
電源■１に従来例と同様にノイズが発生した場合に、出
力端２００を入力とするトランジスタ７および８で構成
されるインバータ回路の出力４００を、出力端２００と
電源■１との間に構成されるトランジスタ２および３の
うちトランジスタ２のゲートに入力されていることで、
通常動作時はトランジスタ２が常にオフ状態になってい
るために、電源■１と出力端１００に電位差が生じても
出力端２００にリセットパルスが発生しない。
電源■１に従来例と同様にノイズが発生した場合に、出
力端２００を入力とするトランジスタ７および８で構成
されるインバータ回路の出力４００を、出力端２００と
電源■１との間に構成されるトランジスタ２および３の
うちトランジスタ２のゲートに入力されていることで、
通常動作時はトランジスタ２が常にオフ状態になってい
るために、電源■１と出力端１００に電位差が生じても
出力端２００にリセットパルスが発生しない。
第３図は本発明の別の実施例の回路構成図である。また
第４図は第３図の主要点の波形図である。
第４図は第３図の主要点の波形図である。
第１図の実施例では第４図の領域Ａの電源投入時に発生
するリセットパルスにおいて、出力端４００が電源投入
時の初期にトランジスタ７および８が両方ともオフ状態
になっているため、必ず電源■２と同一電位なる保証が
なく不安定になる可能性がある。この実施例では出力端
４００にコンデンサＣ２を電源■２側に接続することで
、電源投入時に出力端４００が必ず電源Ｖ２と同一電位
になるようにしたもので、リセットパルス発生時の安定
性を高めている。なお、領域Ｂでは第１図の実施例とま
ったく同様の動作を行なう。
するリセットパルスにおいて、出力端４００が電源投入
時の初期にトランジスタ７および８が両方ともオフ状態
になっているため、必ず電源■２と同一電位なる保証が
なく不安定になる可能性がある。この実施例では出力端
４００にコンデンサＣ２を電源■２側に接続することで
、電源投入時に出力端４００が必ず電源Ｖ２と同一電位
になるようにしたもので、リセットパルス発生時の安定
性を高めている。なお、領域Ｂでは第１図の実施例とま
ったく同様の動作を行なう。
以上説明したように本発明は、従来のリセット回路に対
し、第３の出力端から第２の出力端に対してフィードバ
ックをかけることにより、通常動作時の電源ノイズに対
してリセット回路の誤動作をなくすことができ、かつ電
源が入力された時は従来のリセット回路とまったく同様
の動作ができる効果がある。
し、第３の出力端から第２の出力端に対してフィードバ
ックをかけることにより、通常動作時の電源ノイズに対
してリセット回路の誤動作をなくすことができ、かつ電
源が入力された時は従来のリセット回路とまったく同様
の動作ができる効果がある。
第１図および第２図はそれぞれ本発明の一実施例の回路
構成図およびその主要点の波形図、第３図および第４図
はそれぞれ本発明の別の実施例の回路構成図およびその
主要点の波形図、第５図および第６図はそれぞれ従来の
リセット回路の代表的な回路構成図およびその主要点の
波形図である。 １、〜８・・・トランジスタ、１００，２００゜３００
．４００・・・出力端、Ｃ１，Ｃ２・・・コンデンサ。
構成図およびその主要点の波形図、第３図および第４図
はそれぞれ本発明の別の実施例の回路構成図およびその
主要点の波形図、第５図および第６図はそれぞれ従来の
リセット回路の代表的な回路構成図およびその主要点の
波形図である。 １、〜８・・・トランジスタ、１００，２００゜３００
．４００・・・出力端、Ｃ１，Ｃ２・・・コンデンサ。
Claims (1)
- 第１の電源供給端と第１、第３および第４の出力端との
間にそれぞれ第１、第７および第５のＭＯＳＦＥＴを接
続し、前記第１の電源供給端と第２の出力端との間に前
記第１のＭＯＳＦＥＴと同チャネル形を有する第２と第
３とのＭＯＳＦＥＴを直列に接続し、第２の電源供給端
と前記第２、第３および第４の出力端との間にそれぞれ
前記第１のＭＯＳＦＥＴと異なるチャネル形を有する第
４、第８および第６のＭＯＳＦＥＴを接続し、前記第１
のＭＯＳＦＥＴのゲートを前記第２の電源供給端に、前
記第３および第４のＭＯＳＦＥＴのゲートを前記第１の
出力端に、前記第５、第６、第７および第８のＭＯＳＦ
ＥＴのゲートを前記第２の出力端に、前記第２のＭＯＳ
ＦＥＴのゲートを前記第３の出力端に、さらに前記第１
の出力端と前記第２の電源供給端との間にコンデンサを
接続することを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941988A JPH01251817A (ja) | 1988-03-30 | 1988-03-30 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7941988A JPH01251817A (ja) | 1988-03-30 | 1988-03-30 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251817A true JPH01251817A (ja) | 1989-10-06 |
Family
ID=13689348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7941988A Pending JPH01251817A (ja) | 1988-03-30 | 1988-03-30 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251817A (ja) |
-
1988
- 1988-03-30 JP JP7941988A patent/JPH01251817A/ja active Pending
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