JPS60109267A - スタテイツクｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （８）発明の技術分野 本発明はスタティックＲＡＭの構成に関する。

ｌｂｌ　従来技術と問題点 従来のスタティックＲＡＭには、メモリアレイ部をｎチ
ャネルＭＯ３電界効果素子（以下単にｎ−ＭＯＳと略記
する）９周辺回路を相補型ＭＯ３電界効果素子（以下単
にＣＭＯ３と略記する）を用いて構成したものがあった
。

このような構成を用いた理由は、メモリ容量が少ない場
合は、総てをｎ−ＭＯＳで構成すると、周辺回路部での
消費電力の割合がかなり大きくなるので、素子数の多い
周辺回路部を消費電力の少ない０ＭＯ５を用いて構成す
ることにより全体の消費電力を押さえ、且つ動作速度が
速く且つ高密度化容易なｎ　−Ｍ　ＯＳによりメモリア
レイ部を構成することにより、高速ばヒ且つ高密度化す
ることにあった。

ところが昨今のようにメモリ容量が増大して来ると、メ
モリアレイ部の素子数が支配的になるので、メモリアレ
イ部の消費電力Ｐｍが周辺回路の消費電力ｐｐを上進る
こと、更に微細化及び電源の低電圧化が進み、メモリア
レイ部における“１゛と“Ｏ′との分割マージンが厳し
くなるとともに、周辺回路における信号処理速度が問題
となって来た。

（Ｃ１発明の目的 本発明の目的は上記高密度化、高集積化に伴う問題点を
解消することにあり、分割マージンが大きく、高速処理
可能且つ消費電力の小さいスタティックＲＡＭを提供す
ることにある。

（ｄｌ　発明の構成 本発明の４某徴は、同一半導体素子基板上に、相補型Ｍ
Ｏ３電界効果素子からなるメモリアレイ部と、ｎチャネ
ルＭＯ３電界効果素子からなる周辺回路とを具備してな
ることにある。

（ｅ）　発明の実施例 以下本発明の一実施例を第２図を参照しながら説明する
。

第２図は本発明の一実施例を模式的に示す平面図で、１
は半導体素子基板で例えばシリコン（Ｓｉ）基板、２は
メモリアレイ部、３は周辺回路である。本実施例におい
ては、上記メモリアレイ部を形成するメモリセルは、第
３図に示す如く複数個例えば２組のＣＭＯＳインバータ
１１と２個のｎ−ＭＯＳトランスファゲート１２を用い
て構成され、周辺回路３１例えば第４図に示ず４バイナ
リ入力ワード・デコーダを形成するく多数の素子Ｉ３は
ｎ−ＭＯ３を用いて構成されている。なお第３図におい
てＷＬはワード線（Ｗｏｒｄ　５ｅｌｅｃｔ　Ｌｉｎｅ
）　、ＢＬはビット線（Ｂｉｔ　Ｌｉｎｅ）を示し、ま
た第４図において、ＡＯ−Ａ３及びλｏ”Ａ３はそれぞ
れ４ピントの入力信号及びその反転信号の各ヒソ１−を
示す。

本実施例は上述の構成としたことにより、スタティック
ＲＡＭの高集積化、高密度化に伴う信号の分割マージン
及び処理速度の低下、及び電力消費量の増大を防止する
ことが出来、大規模スタティックＲＡＭにおける情報古
書込み、読み出しの信頼度及び処理速度の向上、並びに
低消費電力化が可能となった。

本発明は上記一実施例を更に種々変形して実施し得る。

例えばメモリアレイ部３をＳｏ　Ｉ　（Ｓｉ−ｏｎ−Ｉ
ｎｓｕｌａｔｏｒ　）構造とすることも出来、このよう
にすることにより更に高速化及び低消費電力化される。

更にメモリアレイ部３を上記ＳＯＩ構造を用いて多層化
して三次元素子としても良く、こうずればより高密度化
が可能となる。

（「）発明の詳細 な説明した如く本発明によれば、大規模スタティックに
おける情報書込み・読み出しの信頼度及び処理速度が向
上し５、且つ低消費電力化することが可能となる。

【図面の簡単な説明】

第１図はスタティックＲＡＭのメモリ容量とメモリアレ
イ部及び周辺回路の消費電力との関係を模式的に示す曲
線図、第２図は本発明の一実施例を模式的に示す平面図
、第３図及び第４図は上記一実施例におＬノるメモリセ
ル及び周辺回路の一例としての４バイナリ入力ワード・
デコーダの等価回路図である。 図において、１は半導体素子基板、２はメモリアレイ部
、３ば周辺回路、１１はＣＭＯ３を用いて構成したイン
バータ、１２はｎ　−ＭＯＳよりなるトランスファ・ゲ
ート１３は周辺回路を構成するｎ　−ＭＯ３素子を示す
。

Claims (1)

【特許請求の範囲】
1. 同一半導体素子基板上に、相補型ＭＯ３電界効果素子か
   らなるメモリアレイ部と、ｎチャネル間Ｏ８電界効果素
   子からなる周辺回路とを具備してなることを特徴とする
   スタティックＲＡＭ。