JPS6010977A - バツフア制御方式 - Google Patents
バツフア制御方式Info
- Publication number
- JPS6010977A JPS6010977A JP58119253A JP11925383A JPS6010977A JP S6010977 A JPS6010977 A JP S6010977A JP 58119253 A JP58119253 A JP 58119253A JP 11925383 A JP11925383 A JP 11925383A JP S6010977 A JPS6010977 A JP S6010977A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明はたとえば印刷用紙１ペ一ジ分の印刷データを画
素毎に２値データとして格納するバッファ記憶装置ケ備
えた印刷装置におけるバッファ制御方式に関する。
素毎に２値データとして格納するバッファ記憶装置ケ備
えた印刷装置におけるバッファ制御方式に関する。
（Ｂ） 技術の背景
たとえばコンピュータの出力装置として利用されるレー
ザプリンタは、画素密度を変更できるようζこしたもの
、あるいは、Ｂ４・Ａ４・ＢＳなど各種の規格寸法の用
紙に合わせて印刷できるようにしたものがあるが、この
ような印刷装＃においては、通常、印刷できる最大の画
素密度および最大の規格寸法の用紙に対応できるバッフ
ァ記憶装置を備え、印刷用紙１ペ一ジ分の印刷データを
−たんバッファ記憶装置に格納したのち印刷をおこなっ
ている。
ザプリンタは、画素密度を変更できるようζこしたもの
、あるいは、Ｂ４・Ａ４・ＢＳなど各種の規格寸法の用
紙に合わせて印刷できるようにしたものがあるが、この
ような印刷装＃においては、通常、印刷できる最大の画
素密度および最大の規格寸法の用紙に対応できるバッフ
ァ記憶装置を備え、印刷用紙１ペ一ジ分の印刷データを
−たんバッファ記憶装置に格納したのち印刷をおこなっ
ている。
（ｃｌ 従来技術と問題点
前記印刷装置のバッファ記憶装置は、印刷データを画素
毎に２値データとして格納するのであるが、この場合、
印刷用紙上の主走査方向と副走査方向とを座標軸とする
二次元座標に対する各画素の座標値を、それぞれバッフ
ァ記憶装置の列方向（横方向）アドレスおよび行方向（
縦方向）アドレスに対応させて印刷データを格納してい
る。
毎に２値データとして格納するのであるが、この場合、
印刷用紙上の主走査方向と副走査方向とを座標軸とする
二次元座標に対する各画素の座標値を、それぞれバッフ
ァ記憶装置の列方向（横方向）アドレスおよび行方向（
縦方向）アドレスに対応させて印刷データを格納してい
る。
したがって、たとえば、印刷面上の主走企方向の最大バ
イト数が１８バイトであるとき、この領域をカバーする
ためにはバッファ記憶装置の列方向のアドレスには５ビ
ツトを割当てる必要がある。
イト数が１８バイトであるとき、この領域をカバーする
ためにはバッファ記憶装置の列方向のアドレスには５ビ
ツトを割当てる必要がある。
５ビツトによって割当て得る最大のアドレスは３２バイ
トであるのに対し必要バイト数は１８バイトでｆりシ、
したがって１４バイト分のアドレスが有効に利用されな
いことになる。
トであるのに対し必要バイト数は１８バイトでｆりシ、
したがって１４バイト分のアドレスが有効に利用されな
いことになる。
この工うｌ場合、余った１４バイト分のアドレスを行方
向のアドレスに利用することによってバッファ記憶装置
の全記憶領域を有効に利用することもできるが、その変
換が複雑であるため、このような方法は用いられておら
ず、したがって、列方向および行方向ともに有効に利用
されないアドレスが生ずるという問題があった。
向のアドレスに利用することによってバッファ記憶装置
の全記憶領域を有効に利用することもできるが、その変
換が複雑であるため、このような方法は用いられておら
ず、したがって、列方向および行方向ともに有効に利用
されないアドレスが生ずるという問題があった。
■ 発明の目的
本発明の目的は印刷装置に偏見られるバッファ記憶装置
のアドレスを列方向と行方向に分割せず一次元のアドレ
スを用いるととＯこよって、バッファ記憶装置の記憶容
量の有効利用を図ることにある。
のアドレスを列方向と行方向に分割せず一次元のアドレ
スを用いるととＯこよって、バッファ記憶装置の記憶容
量の有効利用を図ることにある。
（ト）発明の構成
本発明になるバッファ制御方式は、所定の印刷頭載に対
応する印刷データを画素毎に２値データとして格納する
ことのできるバッファ記憶装置を備え、前記印刷領域の
二次元座標によって指定される印刷実施領域に印刷する
ために上位装置から転送された印刷データを前記バッフ
ァ記憶装置に記憶したのら、ラスク走査によって前記印
刷データ全印刷する印刷装置において、この印刷データ
の画素数、座標を規定する制御情報を格納するレジスタ
と、前記二次元座標によって指定される前］ 記印刷実施頭域の各々の画素の座標をレジスターこ格納
され７’（ｆｆ＋ｌＩ御情報によって一次゛元データに
変換するアドレス変換手段とを備え、該−次元データを
アドレスとして前記印刷データを前記バッファ記憶装置
に格納するようにしたものである。
応する印刷データを画素毎に２値データとして格納する
ことのできるバッファ記憶装置を備え、前記印刷領域の
二次元座標によって指定される印刷実施領域に印刷する
ために上位装置から転送された印刷データを前記バッフ
ァ記憶装置に記憶したのら、ラスク走査によって前記印
刷データ全印刷する印刷装置において、この印刷データ
の画素数、座標を規定する制御情報を格納するレジスタ
と、前記二次元座標によって指定される前］ 記印刷実施頭域の各々の画素の座標をレジスターこ格納
され７’（ｆｆ＋ｌＩ御情報によって一次゛元データに
変換するアドレス変換手段とを備え、該−次元データを
アドレスとして前記印刷データを前記バッファ記憶装置
に格納するようにしたものである。
■ 発明の実施例
以下、本発明の要旨を実施例によって具体的に説明する
。
。
第１図は印刷することのできる所定の最大印刷領域ＡＢ
ＣＤと上位装置から転送された印刷データを印刷するた
めに上位装置が指定した印刷実施領域ａｂｅｄとの対応
全庁し、印刷実施領域ａｂｃｄは図示のｘｓ−ｙｓ・Δ
Ｘ２よぴΔｙによって指定されるのであるが、これらの
値は上位制御装置から印刷制御データとして印刷データ
の転送に先立って転送される。なお、ＸｍおよびＹｍは
バッファ記憶装置の列方向最大アドレス２よび行方向最
大アドレスを示している〇 第２図は本発明一実施例のアドレス制御回路を示し、ｌ
は上位制御装置から転送される印刷制御データあるいは
印刷デーフケ所定長ずつ一時記憶するバッファ、２は第
１図ａのアドレスすなわちスタートアドレス（１次元）
の計算およびアドレスのシフト分（ＸＭ−ΔＸ）の計算
ヲおこなうマイクロプロセッサ、３は印刷データの書込
みと読取りと、′（＋−切換える切換部、４は最大印刷
＠ＡＢＣＤに対応する印刷データを画素毎に２値データ
として格納するバッファ記憶装置、５はバッファ記憶装
置４に対する印刷データの書込み読取りを制御する制御
部、６はマイクロプロセッサ２が計算した前記スタート
アドレスを格納するレジスタ、７はマイクロプロセッサ
２が計算した前記（Ｘｍ−ΔＸ）の値を格納するレジス
タ ８は上位制御装置から転送された前記ΔＸの値全格
納するレジスタ、９は上位制御装置から転送された前記
Δｙの値を格納するレジスタ、１０はノ々・ンファ記憶
装置４の列方向最大アドレスＸ ｍ ｋ格納するレジス
タ、１１はバッファ記憶装置４の行方向最大アドレスＹ
ｒｎ′（！ｌ−格納するレジスタ、１２はレジスタ６の
記憶内容あるいは後記加算部１３の出力のいずれかを選
択するマルチフレフサ（ＭＰＸ）、１３はレジスタ７の
記憶内容に後記カウンタ１８の出カゲ加算する加算部、
１４はレジスタ８の記憶内容と後記カウンタ２３の出力
とを比較し一致したとき論理信号°゛１°°を出力する
比較部、１５はレジスタ９の記憶内容と後記カウンタ２
４の出力とを比較し一致したとき論理信号゛′１°°を
出力する比較部、１６はレジスタ１０の記憶内容と後記
カウンタ２３の出力とを比較し一致したとき論理信号“
’１”ｉ出力する比較部、１７はレジスタ１１の記憶内
容と後記カウンタ２４の出力と全比較し一致したとき論
理信号゛°１°°を出力する比較部、１８はマルチプレ
クサ１２の出力をプリセットし後記制御部１９の出力回
数金カウントするカウンタ、１９は書込み時には比較部
１４の出力信号また読取時には後記制御部２２の出力信
号ζこよってアドレスを進めるための制御信号を発生す
る制御部、２０は比較部１４および比較部１５がともに
論理信号＋＋ １ ｕ−＜出力したとき論理信号ＩＩ
Ｉ ＩＩを出力するＡＮＤ回路、２１は比較部１６およ
び比較部１７がともに論理信号ＩＩ Ｉ ＩＩ ｉ出力
したとき論理信号Ｉ＋ １°゛を出力するＡＮＤ（ロ）
路、２２は書込み読取ジ制御信号を発生する制御部、２
３は制御部２２が書込み制御信号を発生するたひ疹こカ
ウントアツプするカウンタ、２４は比較部１４が論理信
号”１°“を出力するたびにカウントアツプするカウン
タ、２５および２６は比較部１４の出力と比較部１６の
出力とのいずれかを選択する切換部である。
ＣＤと上位装置から転送された印刷データを印刷するた
めに上位装置が指定した印刷実施領域ａｂｅｄとの対応
全庁し、印刷実施領域ａｂｃｄは図示のｘｓ−ｙｓ・Δ
Ｘ２よぴΔｙによって指定されるのであるが、これらの
値は上位制御装置から印刷制御データとして印刷データ
の転送に先立って転送される。なお、ＸｍおよびＹｍは
バッファ記憶装置の列方向最大アドレス２よび行方向最
大アドレスを示している〇 第２図は本発明一実施例のアドレス制御回路を示し、ｌ
は上位制御装置から転送される印刷制御データあるいは
印刷デーフケ所定長ずつ一時記憶するバッファ、２は第
１図ａのアドレスすなわちスタートアドレス（１次元）
の計算およびアドレスのシフト分（ＸＭ−ΔＸ）の計算
ヲおこなうマイクロプロセッサ、３は印刷データの書込
みと読取りと、′（＋−切換える切換部、４は最大印刷
＠ＡＢＣＤに対応する印刷データを画素毎に２値データ
として格納するバッファ記憶装置、５はバッファ記憶装
置４に対する印刷データの書込み読取りを制御する制御
部、６はマイクロプロセッサ２が計算した前記スタート
アドレスを格納するレジスタ、７はマイクロプロセッサ
２が計算した前記（Ｘｍ−ΔＸ）の値を格納するレジス
タ ８は上位制御装置から転送された前記ΔＸの値全格
納するレジスタ、９は上位制御装置から転送された前記
Δｙの値を格納するレジスタ、１０はノ々・ンファ記憶
装置４の列方向最大アドレスＸ ｍ ｋ格納するレジス
タ、１１はバッファ記憶装置４の行方向最大アドレスＹ
ｒｎ′（！ｌ−格納するレジスタ、１２はレジスタ６の
記憶内容あるいは後記加算部１３の出力のいずれかを選
択するマルチフレフサ（ＭＰＸ）、１３はレジスタ７の
記憶内容に後記カウンタ１８の出カゲ加算する加算部、
１４はレジスタ８の記憶内容と後記カウンタ２３の出力
とを比較し一致したとき論理信号°゛１°°を出力する
比較部、１５はレジスタ９の記憶内容と後記カウンタ２
４の出力とを比較し一致したとき論理信号゛′１°°を
出力する比較部、１６はレジスタ１０の記憶内容と後記
カウンタ２３の出力とを比較し一致したとき論理信号“
’１”ｉ出力する比較部、１７はレジスタ１１の記憶内
容と後記カウンタ２４の出力と全比較し一致したとき論
理信号゛°１°°を出力する比較部、１８はマルチプレ
クサ１２の出力をプリセットし後記制御部１９の出力回
数金カウントするカウンタ、１９は書込み時には比較部
１４の出力信号また読取時には後記制御部２２の出力信
号ζこよってアドレスを進めるための制御信号を発生す
る制御部、２０は比較部１４および比較部１５がともに
論理信号＋＋ １ ｕ−＜出力したとき論理信号ＩＩ
Ｉ ＩＩを出力するＡＮＤ回路、２１は比較部１６およ
び比較部１７がともに論理信号ＩＩ Ｉ ＩＩ ｉ出力
したとき論理信号Ｉ＋ １°゛を出力するＡＮＤ（ロ）
路、２２は書込み読取ジ制御信号を発生する制御部、２
３は制御部２２が書込み制御信号を発生するたひ疹こカ
ウントアツプするカウンタ、２４は比較部１４が論理信
号”１°“を出力するたびにカウントアツプするカウン
タ、２５および２６は比較部１４の出力と比較部１６の
出力とのいずれかを選択する切換部である。
以上のような構成において、上位制御装置から転送され
る印刷制御データおよび印刷データはバッファ１に記憶
され、レジスタ６、レジスタ７、レジスタ８、レジスタ
９、レジスタ１０およびレジスタ１１１こけ、それぞれ
前記のようなデータがは概３図にａによって示される画
素に対応し、これ全一次元表示のアドレスで表わすと （Ｘｍ＋ １ ）ＸＹｓ ＋Ｘｓ である。この１次元のスタートアドレスはマイクロプロ
セッサ２によって演算され、レジスタ６１こ ］セセラ
され、マルチプレクサ１２を経てカウンタ１８ｉこグリ
セットされる。
る印刷制御データおよび印刷データはバッファ１に記憶
され、レジスタ６、レジスタ７、レジスタ８、レジスタ
９、レジスタ１０およびレジスタ１１１こけ、それぞれ
前記のようなデータがは概３図にａによって示される画
素に対応し、これ全一次元表示のアドレスで表わすと （Ｘｍ＋ １ ）ＸＹｓ ＋Ｘｓ である。この１次元のスタートアドレスはマイクロプロ
セッサ２によって演算され、レジスタ６１こ ］セセラ
され、マルチプレクサ１２を経てカウンタ１８ｉこグリ
セットされる。
いま、（ΔＸ×Δｙ）分の印刷データが上位制御装置か
ら順次転送されて米ると、制御部５の制御のもとに、バ
ッファ１から切換部３を経てバッファ記憶装置４へ格納
される。
ら順次転送されて米ると、制御部５の制御のもとに、バ
ッファ１から切換部３を経てバッファ記憶装置４へ格納
される。
カウンタ１８はバッファ記憶装置４のアドレスとなって
２９、順次カウントアツプされるζこしたがって、第３
図のａに対応するスタートアドレスから順次に印刷デー
タがバッファ記憶装置４１こ格納される。
２９、順次カウントアツプされるζこしたがって、第３
図のａに対応するスタートアドレスから順次に印刷デー
タがバッファ記憶装置４１こ格納される。
このとき、制御部２２から書込み制御信号が出される度
にカウンタ２３はカウントアツプされ、このカウント値
がΔＸｉこ達すると比較部１４は論理信号゛ｌ°“全出
力する。このとき加算部１３の出力すなわちカウンタ１
８の現在値とアドレスのシフト分（Ｘｍ−ΔＸ）すなわ
ちレジスタ７の出力とが加算部】３において加算されマ
ルチプレクサ１２を経てカウンタ１８にセットされる。
にカウンタ２３はカウントアツプされ、このカウント値
がΔＸｉこ達すると比較部１４は論理信号゛ｌ°“全出
力する。このとき加算部１３の出力すなわちカウンタ１
８の現在値とアドレスのシフト分（Ｘｍ−ΔＸ）すなわ
ちレジスタ７の出力とが加算部】３において加算されマ
ルチプレクサ１２を経てカウンタ１８にセットされる。
これをこよりて、第３図のＣによって示される画素に対
応するアドレスがセットされたこと多こなる。
応するアドレスがセットされたこと多こなる。
以下同様な動作を繰返しＡＮＤ回路２ｏが論理 ２信号
＋＋ １ ＋を全出力するとき、すなわち第３図のＺに
よって示される画素に達したとき、（ΔＸ×Δｙ）分の
印刷データがバッファ記憶装置４に格納されたことにな
る。なお、このとき切換部２５および切換部２６は比較
部１４の出力を選択している。
＋＋ １ ＋を全出力するとき、すなわち第３図のＺに
よって示される画素に達したとき、（ΔＸ×Δｙ）分の
印刷データがバッファ記憶装置４に格納されたことにな
る。なお、このとき切換部２５および切換部２６は比較
部１４の出力を選択している。
バッファ記憶装置４から印刷データを読出す場合は、カ
ウンタ１８はアドレスゼロから（ＸｍＸｙｍ）分のアド
レスアップ全行う。このとき、切換部２５および切換部
２６は比較部１６の出力を選択しており、ＡＮＤ回路２
１が論理信号°”１゛を出力すると読取りが終了したこ
とになる。
ウンタ１８はアドレスゼロから（ＸｍＸｙｍ）分のアド
レスアップ全行う。このとき、切換部２５および切換部
２６は比較部１６の出力を選択しており、ＡＮＤ回路２
１が論理信号°”１゛を出力すると読取りが終了したこ
とになる。
（Ｑ 発明の詳細
な説明したように、本発明によればバッファ記憶装置の
アドレスを列方向と行方向に分割せず一次元のナトレス
によって印刷データの書込み読取ｖをおこなうことがで
きる。したがって前記従来例ｔこおけるような欠点を解
消し、無効なアドレス金主ずることがない。
アドレスを列方向と行方向に分割せず一次元のナトレス
によって印刷データの書込み読取ｖをおこなうことがで
きる。したがって前記従来例ｔこおけるような欠点を解
消し、無効なアドレス金主ずることがない。
第１図は最大印刷領域と印刷実施領域との対応を示す図
、第２図は本発明一実施例のアドレス制御回路のブロッ
ク図、また第３図は本発明一実施例の機能説明図である
。第２図において２はマイクロプロセッサ、４はバッフ
ァ記憶装置である。 茅 ｆ 酊 罷３旧
、第２図は本発明一実施例のアドレス制御回路のブロッ
ク図、また第３図は本発明一実施例の機能説明図である
。第２図において２はマイクロプロセッサ、４はバッフ
ァ記憶装置である。 茅 ｆ 酊 罷３旧
Claims (1)
- 所定の印刷領域に対応する印刷データを画素毎ζこ２値
データとして格納することのできるバッファ記憶装置を
備え、前記印刷領域の二次元座標によって指定される印
刷実施領域に印刷するために上位装置から転送された印
刷データを前記バッファ記憶装置ζこ記憶したのち、ラ
スク走査によって前記印刷データを印刷する印刷装置に
おいて、この印刷テークの画素数、アドレスを規定する
制御情報を格納するレジスタと、前記二次元座標によっ
て指定される前記印刷実施領域の各々の画素の座標をレ
ジスタに格納さｔｌ、た制御情報によって一次元テー月
こ変換するアドレス変換手段とを備え該−次元デーζを
アドレスとして前記印刷テータ全前記バッファ記憶装置
に格納することを特徴とするバッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119253A JPS6010977A (ja) | 1983-06-30 | 1983-06-30 | バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58119253A JPS6010977A (ja) | 1983-06-30 | 1983-06-30 | バツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010977A true JPS6010977A (ja) | 1985-01-21 |
Family
ID=14756747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58119253A Pending JPS6010977A (ja) | 1983-06-30 | 1983-06-30 | バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010977A (ja) |
-
1983
- 1983-06-30 JP JP58119253A patent/JPS6010977A/ja active Pending
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