JPS60112140A - スタックのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明は中央処理装置内にハードウェアスタックとその
アドレスを指示するスタックポインタを備えた計算機シ
ステムの中央処理装置に係り、特に前記スタックのデー
タ相互間で演算を行う場合、該スタックに先に格納した
データを該データのアドレスを示すスタックポインタの
値と共にレジスタに格納しておき、スタックポインタの
更新回数を減少させると共に１マシンサイクルで演算す
ることを可能とし、且つ前記レジスタのデータをスタッ
クに戻すかどうかを、該データの状態を示すフラグによ
り判定し、中央処理装置の不必要な制御を省略し得るス
タックのアクセス方式に関する。

（ｂ）従来技術と問題点 従来、スタックを用いる計算機システムにおいては、ス
タックのアドレスを指示するスタックポインタが當に１
マシンサイクル中はスタック上の一つのアドレスを指示
しているため、スタック内に記憶されている第１のデー
タと第２のデータとの演算は一部スタックポインタを第
１のデータを得るため設定し、第１のデータをレジスタ
に読出してから、改めて第２のデータを得るためスタッ
クポインタを設定し直さねばならず、最低２マシンサイ
クルを必要とする。従ってスタックに対するアクセスが
遅くなり、演算速度が遅いという欠点がある。

（Ｃ）発明の目的 本発明の目的は上記欠点を除くため、比較的頻繁に使用
すると考えられるスタックのデータはスタックに保存す
ると共にレジスタにも保存しておき、実際のアクセスは
このレジスタに対して実施することでアクセスの高速化
を計ると共に、演算する場合に第１のデータはレジスタ
から第２のデータはスタックから読出すことで第１と第
２のスタックデータ間の演算を可能とするスタックのア
クセス方式を提供することにある。

（ｄ）発明の構成 本発明の構成はスタックとそのアドレスを指示するスタ
ックポインタを備えたデータ処理装置において、前記ス
タックに格納されたデータの一部とそれらのデータのア
ドレスを格納するレジスタと、該レジスタの記憶内容が
前記スタックで書替えられたかどうかを示すフラグとを
設け、前記フラグの内容により、前記レジスタに格納さ
れたデータの有効性を判別し、該レジスタの記憶内容を
利用してスタックデータの演算を行うようにしたもので
ある。

（ｅ）発明の実施例 本発明は高速のレジスタに頻繁に用いるスタックデータ
と、そのスタックポインタの値を保存しておき、該レジ
スタとスタックとをアクセスして２つのスタックデータ
間の演算を１マシンサイクルで行うようにしたものであ
る。又前記レジスタのデータが有効か否かを示すフラグ
と該レジスタのデータがスタックから書込まれた後に書
替えられたことがあるかどうかを示すフラグとを設け、
これらのフラグにより、スタックのデータとレジスタの
データとの整合性を保証するようにしたものである。そ
してこれらの制御はマイクロプログラムレベルでの割込
みにより処理するようにして高速性を損なわぬようにし
たものである。

第１図は本発明の一実施例を示す回路のブロック図であ
る。スタック２は例えば矢印ｉａｌで示す方向に順次新
しいデータが格納されデータの記憶領域が上から下に伸
長し、データの処理が済むと前記と逆方向に下からデー
タが消去されてデータの記（，１領域が減少する。そし
てスタック２をアクセ、スするアドレスはスタックポイ
ンタ１が指示する。

今マイクロプログラムを作成するプログラマがスタック
２内のデータ１２を以後の処理で頻繁に使用すると考え
てマイクロフィールド（マイクロプログラムの一部）の
或１ビット、例えばピッ１−“４８″をオンとする。第
２図はマイクロフィールドの模式図である。例えば“０
″から“４８”迄の４９ビツトで構成されるマイクロフ
ィールドのピッ１−”４８”を特定ビットとし、この特
定ビット“４Ｂ”がオンの場合下記の動作を行わせる。

この時スタックポインタ１は点線の如くアドレスを指示
しデータ１２は端子Ａより演算系に出力されると共にデ
ータレジスタ９に格納されて保存される。この時フラグ
レジスタ６のＶフラグをオンとしてデータレジスタ９の
データが有効であることを示し、フラグレジスタ６のＷ
フラグはオフの・ままとする。

又この時のスタックポインタ１の値、即ちデータ１２の
アドレスをアドレスレジスタ３に格納する。

この後のデータ１２に対する処理はスタック２をアクセ
スすることなく、データレジスタ９をアクセスする。従
ってスタックポインタ１の指示する最新のデータエ３と
先にスタック２に格納されたデータ１２との加算をする
ような場合、端子へからデータ１３が読出され、データ
レジスタ９がら端子Ｂを経てデータ１２が読出されるた
め、■マシンサイクルで演算することが出来る。そして
スタックポインタ１はアドレスを更新する必要がなし・
若しデータレジスタ９にスタック２がらデータ１２が読
出されて格納された後、データの書替えが実施された時
はフラグレジスタ６のＷフラグをオンとする。本実施例
はアドレスレジスタ、フラグレジスタ、データレジスタ
を夫々３個用いる場合を示す。従って前記動作と同様に
して先にスタック２に格納したデータをデータレジスタ
１０．１１に、そのアドレスをアドレスレジスタ４．５
に夫々格納し、フラグレジスタ７．８のフラグを夫々設
定することで頻繁に使用するデータを３４ｆｆｉ類用意
し得る。

若しデータレジスタ９，１０．１１に入れるべきデータ
が４以上となった時には割込み処理ルーチンによりデー
タレジスタ９，１０．１１の内の一つからデータをスタ
ック２に返戻する。例えばデータレジスタ９のデータ１
２を返戻するとすると、フラグレジスタ６のＷフラグを
調ベオフのままならば返戻動作を行わない。従って中央
処理装置の不要な制御動作を防止出来る。オンの場合は
アドレスレジスタ３に格納されているスタック２のアド
レスを端子Ｃより読取り、スタック２のデータ１２が格
納されている領域に新しいデータ１２をデータレジスタ
９より書込む。従ってスタック２のデータとデータレジ
スタ９，１０．１１のデータとの整合性が保証される。

又スタック２のデータが消去され記憶領域が縮む時、ス
タックポインタｌの値が例えばデータ１２のアドレスよ
り小さくなると、フラグレジスタ６の■フラグをオフと
する。これによりデータレジスタ９はクリアされる。

（ｆ）発明の詳細 な説明した如く、本発明はスタックに対するスタックポ
インタの更新回数を大幅に減少することが出来、スタソ
クデークとスタックデータ間の演算が１マシンサイクル
で可能となり演算速度を大幅に向上させることが出来る
。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路のブロック図、第
２図はマイクロフィールドの模式図である。 １はスタックポインタ、２はスタック、３，４゜５はア
ドレスレジスタ、６，７．８はフラグレジスタ、９，１
０．１１はデータレジスタである。

Claims (1)

【特許請求の範囲】
1. スタックとそのアドレスを指示するスタックポインタを
   備えたデータ処理装置において、前記スタックに格納さ
   れたデータの一部とそれらのデータのアドレスを格納す
   るレジスタと、該レジスタの記憶内容が前記スタックで
   書替えられたかどうかを示すフラグとを設け、前記フラ
   グの内容により、前記レジスタに格納されたデータの有
   効性を判別し、該レジスタの記憶内容を利用してスタッ
   クデータの演算を行うことを特徴とするスタックのアク
   セス方式。