JPS60117664A - バイポ−ラ半導体装置 - Google Patents
バイポ−ラ半導体装置Info
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- JPS60117664A JPS60117664A JP58224436A JP22443683A JPS60117664A JP S60117664 A JPS60117664 A JP S60117664A JP 58224436 A JP58224436 A JP 58224436A JP 22443683 A JP22443683 A JP 22443683A JP S60117664 A JPS60117664 A JP S60117664A
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- insulating film
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- buried layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主要部分の殆どをセルフ・アラインメント方
式を適用して形成することができると共に高集積化が可
能であるバイポーラ半導体装置に関する。
式を適用して形成することができると共に高集積化が可
能であるバイポーラ半導体装置に関する。
従来技術と問題点
一般に、第１図に見られるようなバイポーラ半導体装置
が知られている。
が知られている。
図に於いて、１はｎ型シリコン半導体基板、２はｎ〜型
埋め込み層、３はエピタキシャル成長ｐ型シリコン半導
体層、４は二酸化シリコン（ＳｉＯ□）からなる絶縁膜
、５はｐ゛型ベース領域、６はｎ＋＋型エ主エミツタ領
域はｎ＋型コレクタ・コンタクト領域、８はｐ型素子間
分離領域、９はコレクタ電極、１０はベース電極、１１
はエミッタ電極をそれぞれ示している。
埋め込み層、３はエピタキシャル成長ｐ型シリコン半導
体層、４は二酸化シリコン（ＳｉＯ□）からなる絶縁膜
、５はｐ゛型ベース領域、６はｎ＋＋型エ主エミツタ領
域はｎ＋型コレクタ・コンタクト領域、８はｐ型素子間
分離領域、９はコレクタ電極、１０はベース電極、１１
はエミッタ電極をそれぞれ示している。
このようなバイポーラ半導体装置では、通常、コレクタ
・コンタクト領域７或いは素子間分離領域８は不純物拡
散に依り形成され、シリコン半導体基板１に到達するま
でには、かなり横方向にも拡がるので、それに要する面
積は余裕を採って大きく見込む必要があり、また、素子
間分離領域８とシリコン半導体層３との間に於けるｐｎ
接合容量も大きなものとなる。
・コンタクト領域７或いは素子間分離領域８は不純物拡
散に依り形成され、シリコン半導体基板１に到達するま
でには、かなり横方向にも拡がるので、それに要する面
積は余裕を採って大きく見込む必要があり、また、素子
間分離領域８とシリコン半導体層３との間に於けるｐｎ
接合容量も大きなものとなる。
また、電極形成の為、ペース領域５或いはエミッタ領域
６上の絶縁膜４に電極コンタクト窓を形成する必要があ
るので、それ等領域５或いは６の面積もある程度大きく
採る必要があり、エミッタ・ベース接合の面積を縮小す
ることに制約を与えている。
６上の絶縁膜４に電極コンタクト窓を形成する必要があ
るので、それ等領域５或いは６の面積もある程度大きく
採る必要があり、エミッタ・ベース接合の面積を縮小す
ることに制約を与えている。
第２図は第１図に示したものと異なる構成を有する従来
のバイポーラ半導体装置を表す要部切断側面図である。
のバイポーラ半導体装置を表す要部切断側面図である。
図に於いて、１２ばｎ或いはｐ型シリコン半導体基板、
１３はエピタキシャル成長ｎ＋型シリコン半導体層、１
４はエピタキシャル成長ｎ型シリコン半導体層、１５は
ｐ＋＋ベース領域、１６はｎ＋＋エミッタ領域、１７は
マグネシア・スピネル（ＭｇＯ・Ａｌ２Ｏ２）からなる
素子間分離膜をそれぞれ示している。
１３はエピタキシャル成長ｎ＋型シリコン半導体層、１
４はエピタキシャル成長ｎ型シリコン半導体層、１５は
ｐ＋＋ベース領域、１６はｎ＋＋エミッタ領域、１７は
マグネシア・スピネル（ＭｇＯ・Ａｌ２Ｏ２）からなる
素子間分離膜をそれぞれ示している。
この従来例のバイポーラ半導体装置を製造するには、半
導体基板１２にウェルを形成し、そのウェルに於ける壁
面にマグネシア・スピネルからなる素子間分離膜１７を
形成し、該素子間分離膜１７に囲まれたウェル内にエピ
タキシャル成長ｎ＋型シリコン半導体層１３及びエピタ
キシャル成長ｎ型シリコン半導体層１４を堆積させ、エ
ピタキシャル成長ｎ型シリコン半導体層１４内に拡散に
依りｐ＋＋ベース領域１５及びｎ＋型型抜ミッタ領域１
６形成する工程を採っている。従って、第１図に関して
説明したバイポーラ半導体装置と同様にエミッタ・ベー
ス接合の面積を縮小することには制約がある。
導体基板１２にウェルを形成し、そのウェルに於ける壁
面にマグネシア・スピネルからなる素子間分離膜１７を
形成し、該素子間分離膜１７に囲まれたウェル内にエピ
タキシャル成長ｎ＋型シリコン半導体層１３及びエピタ
キシャル成長ｎ型シリコン半導体層１４を堆積させ、エ
ピタキシャル成長ｎ型シリコン半導体層１４内に拡散に
依りｐ＋＋ベース領域１５及びｎ＋型型抜ミッタ領域１
６形成する工程を採っている。従って、第１図に関して
説明したバイポーラ半導体装置と同様にエミッタ・ベー
ス接合の面積を縮小することには制約がある。
このように、従来のバイポーラ半導体装置には高集積化
及び高速化を妨げる要因が多かった。
及び高速化を妨げる要因が多かった。
発明の目的
本発明は、素子間分離、電極引き出し等を全てセルフ・
アラインメント方式で形成できると共に高集積化及び高
速化が可能である半導体装置を提供する。
アラインメント方式で形成できると共に高集積化及び高
速化が可能である半導体装置を提供する。
発明の構成
本発明のバイポーラ半導体装置に於いては、ウェルが形
成された一専電型半専体凸板と、該ウェルの側周に形成
された素子間分離用絶縁膜と、前記ウェル底部の前記−
導電型半導体裁板に形成された反対導電型埋め込み層と
、該反対導電型埋め込み層の周辺と連なり前記素子間分
離用絶縁膜上を経て引き出される埋め込み層引き出し導
電膜と、該埋め込み層引き出し導電膜を覆う第１の層間
絶縁膜と、側周が前記ウェル内の該第１の層間絶縁膜で
囲まれ且つ前記反対導電型埋め込み層に隣接して形成さ
れた反対導電型半導体層と、該反対導電型半導体層表面
に形成されたー導電型ベース領域及び該−導電型ベース
領域の周辺と連なり前記第１の眉間絶縁股上を経て引き
出されるベース領域引き出し導電膜と、該ベース領域引
き出し４電膜を覆う第２の眉間絶縁膜と、側周が前記ウ
ェル内の該第２の層間絶縁膜で囲まれ且つ前記−導電型
ベース領域表面に形成された反対導電型エミッタ領域と
を備えた構成になっているので、漱細なバターニングが
必要とされるウェルの近傍では殆どセルフ・アラインメ
ン１〜方式を適用して加工することができ、マスクを用
いてバターニングしなければならない部分は然程微細さ
を必要とする部分ではないから、高集積化する際の有力
な技術となる。
成された一専電型半専体凸板と、該ウェルの側周に形成
された素子間分離用絶縁膜と、前記ウェル底部の前記−
導電型半導体裁板に形成された反対導電型埋め込み層と
、該反対導電型埋め込み層の周辺と連なり前記素子間分
離用絶縁膜上を経て引き出される埋め込み層引き出し導
電膜と、該埋め込み層引き出し導電膜を覆う第１の層間
絶縁膜と、側周が前記ウェル内の該第１の層間絶縁膜で
囲まれ且つ前記反対導電型埋め込み層に隣接して形成さ
れた反対導電型半導体層と、該反対導電型半導体層表面
に形成されたー導電型ベース領域及び該−導電型ベース
領域の周辺と連なり前記第１の眉間絶縁股上を経て引き
出されるベース領域引き出し導電膜と、該ベース領域引
き出し４電膜を覆う第２の眉間絶縁膜と、側周が前記ウ
ェル内の該第２の層間絶縁膜で囲まれ且つ前記−導電型
ベース領域表面に形成された反対導電型エミッタ領域と
を備えた構成になっているので、漱細なバターニングが
必要とされるウェルの近傍では殆どセルフ・アラインメ
ン１〜方式を適用して加工することができ、マスクを用
いてバターニングしなければならない部分は然程微細さ
を必要とする部分ではないから、高集積化する際の有力
な技術となる。
発明の実施例
第３図乃至第１１図は本発明一実施例を説明する為の工
程要所に於ける半導体装置の要部切断側面図であり、以
下これ等の図を参照しつつ解説する。
程要所に於ける半導体装置の要部切断側面図であり、以
下これ等の図を参照しつつ解説する。
第３図参照
■熱酸化法酸いは化学気相堆積法（ＣＶＤ法：Ｃｈｅｍ
ｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ法）を
適用し、ｐ型シリコン半導体基板２１の表面にＳｊＯ□
からなるフィールド絶縁膜２２を厚さ例えば３０００
（人〕程度に形成する。
ｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ法）を
適用し、ｐ型シリコン半導体基板２１の表面にＳｊＯ□
からなるフィールド絶縁膜２２を厚さ例えば３０００
（人〕程度に形成する。
第４図参照
■フォト・リソグラフィ技術及びプラズマ・エツチング
技術或いはウェット・エツチング技術を適用し、フィー
ルド絶縁膜２２及びシリコン半導体基板２１のエツチン
グを行ない、例えば幅６ 〔μＩＴＩ）、深さ２〔μｍ
〕程度のウェル２３を形成する。
技術或いはウェット・エツチング技術を適用し、フィー
ルド絶縁膜２２及びシリコン半導体基板２１のエツチン
グを行ない、例えば幅６ 〔μＩＴＩ）、深さ２〔μｍ
〕程度のウェル２３を形成する。
ＣＶＤ法を適用し、ＳｉＯ□からなる素子間分離用絶縁
膜２４を厚さ例えば５０００ （人〕程度に形成する。
膜２４を厚さ例えば５０００ （人〕程度に形成する。
第５図参照
■リソグラフィ・イオン・エツチング法（ＲＩＥ法）を
適用し、素子間分離用絶縁膜２４をエツチングする。尚
、ＳｉＯ□をＲＩＥ法でエツチングする際のエッチャン
トとしてはトリフロロメタン（ＣＨＦ３）を用いるもの
とし、これは後の工程でも同様である。
適用し、素子間分離用絶縁膜２４をエツチングする。尚
、ＳｉＯ□をＲＩＥ法でエツチングする際のエッチャン
トとしてはトリフロロメタン（ＣＨＦ３）を用いるもの
とし、これは後の工程でも同様である。
この際、エツチングする厚さは５０００ （人〕であり
、これに依り、フィールド絶縁膜２２上の素子間分離用
絶縁膜２４及びウェル２３の底部にある素子間分離用絶
縁膜２４は除去されるが、ウェル２３の側周に在る素子
間分離用絶縁膜２４は、その上部が若干エツチングされ
るだけで他は殆ど残留する。
、これに依り、フィールド絶縁膜２２上の素子間分離用
絶縁膜２４及びウェル２３の底部にある素子間分離用絶
縁膜２４は除去されるが、ウェル２３の側周に在る素子
間分離用絶縁膜２４は、その上部が若干エツチングされ
るだけで他は殆ど残留する。
ＣＶＤ法を適用し、多結晶シリコンからなる埋め込み層
引き出し導電膜２５を厚さ例えば５０００〔人〕程度に
形成する。
引き出し導電膜２５を厚さ例えば５０００〔人〕程度に
形成する。
イオン注入法を適用し、加速エネルギ：例えば５０（Ｋ
ｅＶ）、ドーズ量：例えばｌＸｌ０１ｂ（ｃｎ−”）の
条件で砒素（Ａｓ）イオンの打ち込みを行なう。
ｅＶ）、ドーズ量：例えばｌＸｌ０１ｂ（ｃｎ−”）の
条件で砒素（Ａｓ）イオンの打ち込みを行なう。
窒素（Ｎ２）雰囲気中で、温度：例えば１０００〔℃〕
、時間：例えば１〔時間〕の条件で熱処理を行ない、ｎ
＝型埋め込み層２６を形成すると共に多結晶シリコンの
埋め込み層引き出し導電膜２５を導電性化する。
、時間：例えば１〔時間〕の条件で熱処理を行ない、ｎ
＝型埋め込み層２６を形成すると共に多結晶シリコンの
埋め込み層引き出し導電膜２５を導電性化する。
ここで、多結晶シリコンの埋め込み層引き出し導電膜２
５は、ウェル２３の底面以外では素子間分離用絶縁膜２
４に依りシリコン半導体基板２１と分離されているので
、シリコン半導体７ｉＨｆｆ１２１に対する不純物拡散
の横方向への拡がりは発生しない。
５は、ウェル２３の底面以外では素子間分離用絶縁膜２
４に依りシリコン半導体基板２１と分離されているので
、シリコン半導体７ｉＨｆｆ１２１に対する不純物拡散
の横方向への拡がりは発生しない。
第６図参照
■この工程から工程■の一部までは、埋め込み層引き出
し導電膜２５のうち、ウェル２３の底部に在る部分のみ
を除去する為のものである。
し導電膜２５のうち、ウェル２３の底部に在る部分のみ
を除去する為のものである。
先ず、ＣＶＤ法を適用することに依り、窒化シリコン（
Ｓｉ３Ｎ４）膜２７を厚さ例えば１０００ 〔人〕程度
に形成する。
Ｓｉ３Ｎ４）膜２７を厚さ例えば１０００ 〔人〕程度
に形成する。
スピン・コート法を適用し、レジストを塗布してレジス
ト膜２８を形成する。
ト膜２８を形成する。
第７図参照
■ＲＩＥ法を適用し、レジスト膜２８の表面からエツチ
ングを行なって、レジスト膜２８の一部並びにＳ ｉｉ
Ｎ４膜２７の一部を除去し、埋め込み層引き出し電極
膜２５の表面が露出したらエツチングを停止する。尚、
レジストをｔＥ法でエツチングする際のエッチャントと
しては０２を、また、Ｓｉ、Ｎ、に対するエッチャント
としてはＣＦ、（９５（、％〕）＋０□ （５〔％〕）
混合ガスを用いるものとし、これは以下の工程でも同様
である。
ングを行なって、レジスト膜２８の一部並びにＳ ｉｉ
Ｎ４膜２７の一部を除去し、埋め込み層引き出し電極
膜２５の表面が露出したらエツチングを停止する。尚、
レジストをｔＥ法でエツチングする際のエッチャントと
しては０２を、また、Ｓｉ、Ｎ、に対するエッチャント
としてはＣＦ、（９５（、％〕）＋０□ （５〔％〕）
混合ガスを用いるものとし、これは以下の工程でも同様
である。
これに依り、Ｓ ｉ３ Ｎ４膜２７ばウェル２３の側周
並びに底面に残留する。
並びに底面に残留する。
ウェル２３内に残留しているレジスト膜２８を溶解して
除去し、残留しているＳｉ３Ｎ、膜２７を露出させる。
除去し、残留しているＳｉ３Ｎ、膜２７を露出させる。
残留している５ｉ３Ｎａ膜２７をマスクにして熱酸化法
を適用し、一部が露出されている埋め込み層引き出し導
電膜２５の表面に厚さ例えば３゜００ 〔人〕程度の５
ｉｎ２膜２９を形成する。
を適用し、一部が露出されている埋め込み層引き出し導
電膜２５の表面に厚さ例えば３゜００ 〔人〕程度の５
ｉｎ２膜２９を形成する。
ＣＶＤ法を適用し、５ｔ３Ｎ、膜３ｏを厚さ例えば１０
００ （人〕程度に形成する。
００ （人〕程度に形成する。
このＳｉ３Ｎ４膜３０は、後の工程で、Ｓｉ３Ｎ４膜２
７とＳｉｎｇ膜２９との衝合部分に於いて多結晶シリコ
ンからなる埋め込み層引き出し導電膜２５が露出しない
ように保護する為に形成したものである。
７とＳｉｎｇ膜２９との衝合部分に於いて多結晶シリコ
ンからなる埋め込み層引き出し導電膜２５が露出しない
ように保護する為に形成したものである。
第８図参照
■ＲＩＥ法を適用し、Ｓｉ、Ｎ、膜３０をエツチングす
る。
る。
この際、エツチングする厚さば１０００ （人〕程度で
あり、これに依り、ウェル２３外に於いてはＳｉＯ２膜
２９の表面が、ウェル２３の側周には５ｔ３Ｎ４膜３０
が、ウェル２３の底面には多結晶シリコンからなる埋め
込み層引き出し導電膜２５の一部がそれぞれ露出されて
いる。
あり、これに依り、ウェル２３外に於いてはＳｉＯ２膜
２９の表面が、ウェル２３の側周には５ｔ３Ｎ４膜３０
が、ウェル２３の底面には多結晶シリコンからなる埋め
込み層引き出し導電膜２５の一部がそれぞれ露出されて
いる。
ここで、残留しているＳｉ３Ｎ４膜３０とその下地にな
っているＳｉ３Ｎ４膜２７を纏めて３０Ａで表わし、こ
れを第１の層間絶縁膜と呼ぶことにする。
っているＳｉ３Ｎ４膜２７を纏めて３０Ａで表わし、こ
れを第１の層間絶縁膜と呼ぶことにする。
ウェット・エツチング法を適用し、ウェル２３の底面に
在る埋め込み層引き出し導電膜２５の部分をエツチング
することに依り、シリコン半導体基板２１を露出させる
。
在る埋め込み層引き出し導電膜２５の部分をエツチング
することに依り、シリコン半導体基板２１を露出させる
。
気相エピタキシャル成長法を適用し、ｎ型シリコン半導
体層３１を厚さ例えば２〔μｍ〕程度に成長させる。
体層３１を厚さ例えば２〔μｍ〕程度に成長させる。
第９図参照
■ＣＶＤ法を適用し、多結晶シリコンからなるベース引
き出し導電膜３２を厚さ例えば５０００〔人〕程度に成
長する。
き出し導電膜３２を厚さ例えば５０００〔人〕程度に成
長する。
イオン注入法を適用し、硼素（Ｂ）イオンの打ち込みを
してから熱処理を行ない、ｐ゛型ヘペー領域３３の形成
とベース引き出し導電膜３２の導電性化を行なう。
してから熱処理を行ない、ｐ゛型ヘペー領域３３の形成
とベース引き出し導電膜３２の導電性化を行なう。
フォト・リソグラフィ技術を適用し、ベース引き出し導
電膜３２のパターニングを行なう。このパターニングは
、例えば図に於いて、左の端部が切れているが、これは
コレクタ電極と衝合しないようにする為であり、このよ
うな部分では然程の精密さは要求されない。
電膜３２のパターニングを行なう。このパターニングは
、例えば図に於いて、左の端部が切れているが、これは
コレクタ電極と衝合しないようにする為であり、このよ
うな部分では然程の精密さは要求されない。
第１０図参照
■この工程は、・ベース引出し導電膜３２のうち、ウェ
ル２３の底部に在る部分のみを除去する為のものであり
、基本的には、前記■がら■に於いて説明した工程と全
く同様である。
ル２３の底部に在る部分のみを除去する為のものであり
、基本的には、前記■がら■に於いて説明した工程と全
く同様である。
先ず、ＣＶＤ法を適用することに依り、第２の層間絶縁
膜の一部となるＳｉ、Ｎ、膜を厚さ１゜００ 〔人〕程
度に形成する。
膜の一部となるＳｉ、Ｎ、膜を厚さ１゜００ 〔人〕程
度に形成する。
スピン・コート法を適用し、レジストを塗布してレジス
ト膜を形成する。
ト膜を形成する。
ＲＩＥ法を適用し、前記レジスト膜の表面からエツチン
グを行なって、レジスト膜の一部並びに前記第２の眉間
絶縁膜の一部となるＳｉ、Ｎ４膜の一部を除去し、ベー
ス引き出し導電膜３２の表面の一部が選択的に露出され
たらエツチングを停止する。
グを行なって、レジスト膜の一部並びに前記第２の眉間
絶縁膜の一部となるＳｉ、Ｎ４膜の一部を除去し、ベー
ス引き出し導電膜３２の表面の一部が選択的に露出され
たらエツチングを停止する。
これに依り、前記第２の層間絶縁膜の一部となるＳｉ、
Ｎ４膜はウェル２３の側周並びに底面に残留する。
Ｎ４膜はウェル２３の側周並びに底面に残留する。
ウェル２３内に残留しているレジスト膜を溶解して除去
し、残留している前記第２の層間絶縁膜の一部となるＳ
ｉ３Ｎ４膜を露出させる。
し、残留している前記第２の層間絶縁膜の一部となるＳ
ｉ３Ｎ４膜を露出させる。
残留している前記第２の層間絶縁膜となるＳｉ３Ｎ４膜
をマスクにして熱酸化法を適用し、一部が露出されてい
るベース引き出し導電１模、３２の表面に厚さ例えば３
０００ （人〕程度のＳｉＯ□膜３４膜形４する。
をマスクにして熱酸化法を適用し、一部が露出されてい
るベース引き出し導電１模、３２の表面に厚さ例えば３
０００ （人〕程度のＳｉＯ□膜３４膜形４する。
ＣＶＤ法を適用し、これも第２の層間絶縁膜の一部とな
るＳｉ３Ｎ、膜を厚さ例えば１０００〔人〕程度に形成
する。
るＳｉ３Ｎ、膜を厚さ例えば１０００〔人〕程度に形成
する。
このＳｉ３Ｎ４膜は、後の工程で、最初に形成した前記
第２の眉間絶縁膜の一部となるＳｉ、Ｎ。
第２の眉間絶縁膜の一部となるＳｉ、Ｎ。
膜とＳｉＯ□膜３４膜形４合部分に於いて多結晶シリコ
ンからなるベース引き出し導電膜３２が露出しないよう
に保護する為に形成したものである。
ンからなるベース引き出し導電膜３２が露出しないよう
に保護する為に形成したものである。
ＲＩＥ法を適用し、前記Ｓｉ、Ｎ４膜をエツチングする
。
。
この際、エツチングする厚さは１０００（人〕程度であ
り、これに依り、ウェル２３外に於いてはＳｉＯ□膜２
９及び３４の表面が、ウェル２３の側周には後から形成
した第２の層間絶縁膜の一部となるＳｉ、Ｎ、膜が、ウ
ェル２３の底面には多結晶シリコンからなる引き出し導
電膜３２の一部がそれぞれ露出されている。
り、これに依り、ウェル２３外に於いてはＳｉＯ□膜２
９及び３４の表面が、ウェル２３の側周には後から形成
した第２の層間絶縁膜の一部となるＳｉ、Ｎ、膜が、ウ
ェル２３の底面には多結晶シリコンからなる引き出し導
電膜３２の一部がそれぞれ露出されている。
ここで、ウェルの側周に残留しているＳｉ３Ｎ。
膜の二重層を纏めて第２の層間絶縁１１Ｈ５と呼ぶこと
にする。
にする。
ウェフト・エツチング法を適用し、ウェル２３の底面に
在るベース引き出し導電膜３２の部分をエツチングする
ことに依り、ｐ′″型ベース領域３３の表面を露出させ
る。
在るベース引き出し導電膜３２の部分をエツチングする
ことに依り、ｐ′″型ベース領域３３の表面を露出させ
る。
ＣＶＤ法を適用することに依り、ｐ＋型ベース領ｉ！１
ｉ３３と次に形成するエミッタ領域とを絶縁膜ａする為
のＳｉＯ□膜３６全３６例えば３０００〔人〕程度に形
成する。
ｉ３３と次に形成するエミッタ領域とを絶縁膜ａする為
のＳｉＯ□膜３６全３６例えば３０００〔人〕程度に形
成する。
ＲＩＥ法を適用し、ＳｉＯ□膜３６全３６チングする。
このエツチングに依り、ウェル２３外に於いてはＳｉｎ
、膜２９及び３４の表面が、ウェル２３の側周にはＳｉ
ｎ、膜３６が、ウェル２３の底面にはｐ“型ベース領域
３３の表面がそれぞれ露出される。
、膜２９及び３４の表面が、ウェル２３の側周にはＳｉ
ｎ、膜３６が、ウェル２３の底面にはｐ“型ベース領域
３３の表面がそれぞれ露出される。
Ｓ ｆ Ｏｚ ８ｍ２９及び３４のバターニングを行な
い、コレクタ電極コンタクト窓及びベース電極コンタク
ト窓を形成する。
い、コレクタ電極コンタクト窓及びベース電極コンタク
ト窓を形成する。
ＣＶＤ法を適用することに依り、厚さ例えば３０００〜
４００ｏ〔人〕程度の多結晶シリコン膜を成長させる。
４００ｏ〔人〕程度の多結晶シリコン膜を成長させる。
フォト・リソグラフィ技術を適用し、前記多結晶シリコ
ン膜をバターニングしてエミッタ電極３７Ｅ、コレクタ
電極３７ｃ２ベース電極３７Ｂを形成する。
ン膜をバターニングしてエミッタ電極３７Ｅ、コレクタ
電極３７ｃ２ベース電極３７Ｂを形成する。
第１１図参照
■イオン注入法を適用し、エミッタ電極３７Ｅ、コレク
タ電極３７ＣにはＡｓイオンを、ベース電極３７Ｂには
Ｂイオンをそれぞれ注入し、熱処理を行なう。
タ電極３７ＣにはＡｓイオンを、ベース電極３７Ｂには
Ｂイオンをそれぞれ注入し、熱処理を行なう。
これに依り、各電極は導電性化されるとともにｐ゛型ベ
ース領域３３内にｎ ゛−型エミッタ領域３８が形成さ
れる。
ース領域３３内にｎ ゛−型エミッタ領域３８が形成さ
れる。
この後、通常の技法を適用し、金属の電極・配線や保護
膜等を形成して完成させる。
膜等を形成して完成させる。
発明の効果
本発明のバイポーラ半導体装置に於いては、ウェルが形
成された一導電型半導体基板と、該ウェルの側周に形成
された素子間分離用絶縁膜と、前記ウェル底部の前記−
導電型半導体基板に形成された反対導電型埋め込み層と
、該反対導電型埋め込み層の周辺と連なり前記素子間分
離用絶縁１１り上を経て引き出される埋め込み層引き出
し導電膜と、該埋め込み層引き出し導電膜を覆う第１の
層間絶縁膜と、側周が前記ウェル内の該第１の層間絶縁
膜で囲まれ且つ前記反対導電型埋め込み層に隣接して形
成された反対導電型半導体層と、該反対導電型半導体層
表面に形成されたー導電型ベース領域及び該−導電型ベ
ース領域の周辺と連なり前記第１の層間絶縁膜上を経て
引き出されるベース引き出し導電膜と、該ベース引き出
し導電膜を覆う第２の層間絶縁膜と、側周が前記ウェル
内の該第２の層間絶縁膜で囲まれ且つ前記−導電型ベー
ス領域表面に形成された反対感電型エミッタ領域とを備
えた構造になっていて、素子間分離、電極引き出し等を
全てセルフ・アライメント方式で形成することができる
から従来技術で製造されたものと比較すると著しく小型
にすることができ、高密度化するのに極めて有利である
。また、素子間分離は薄い絶縁膜のみで行なうことが可
能であって、ｐｎ接合に依存する素子間分離ではないか
ら接合容量も発生しない。
成された一導電型半導体基板と、該ウェルの側周に形成
された素子間分離用絶縁膜と、前記ウェル底部の前記−
導電型半導体基板に形成された反対導電型埋め込み層と
、該反対導電型埋め込み層の周辺と連なり前記素子間分
離用絶縁１１り上を経て引き出される埋め込み層引き出
し導電膜と、該埋め込み層引き出し導電膜を覆う第１の
層間絶縁膜と、側周が前記ウェル内の該第１の層間絶縁
膜で囲まれ且つ前記反対導電型埋め込み層に隣接して形
成された反対導電型半導体層と、該反対導電型半導体層
表面に形成されたー導電型ベース領域及び該−導電型ベ
ース領域の周辺と連なり前記第１の層間絶縁膜上を経て
引き出されるベース引き出し導電膜と、該ベース引き出
し導電膜を覆う第２の層間絶縁膜と、側周が前記ウェル
内の該第２の層間絶縁膜で囲まれ且つ前記−導電型ベー
ス領域表面に形成された反対感電型エミッタ領域とを備
えた構造になっていて、素子間分離、電極引き出し等を
全てセルフ・アライメント方式で形成することができる
から従来技術で製造されたものと比較すると著しく小型
にすることができ、高密度化するのに極めて有利である
。また、素子間分離は薄い絶縁膜のみで行なうことが可
能であって、ｐｎ接合に依存する素子間分離ではないか
ら接合容量も発生しない。
第１図及び第２図は従来技術に依るバイポーラ半導体装
置の要部切断側面図、第３図乃至第１Ｉ図は本発明一実
施例を説明する為の工程要所に於ける半導体装置の要部
切断側面図である。 図に於いて、２１はｐ型シリコン半導体基板、２２はフ
ィールド絶縁膜、２３はウェル、２４は素子間分離用絶
縁膜、２５は埋め込み層引き出し導電膜、２６はｎ”型
埋め込み層、２７ばＳｉ。 Ｎ４膜、２８はレジスト膜、２９ばＳｉＯ□膜、３０は
Ｓｉ３Ｎ４膜、３０Ａは第１の層間絶縁膜、３１はｎ型
シリコン半導体層、３２ばベース引き出し導電膜、３３
はｐ４型ベース領域、３４はＳｉ０ｇ膜、３５は第２の
層間絶縁膜、３６はＳｉｎ、膜、３７Ｂはエミッタ電極
、３゛７Ｃはコレクタ電極、３７Ｂはベース電極、３８
はｎ４″型エミツタ領域である。 第１図 第２図 第３図 第４図 ３ 第５図 ３ 第６図 ８ 第７図 第８図 第９図
置の要部切断側面図、第３図乃至第１Ｉ図は本発明一実
施例を説明する為の工程要所に於ける半導体装置の要部
切断側面図である。 図に於いて、２１はｐ型シリコン半導体基板、２２はフ
ィールド絶縁膜、２３はウェル、２４は素子間分離用絶
縁膜、２５は埋め込み層引き出し導電膜、２６はｎ”型
埋め込み層、２７ばＳｉ。 Ｎ４膜、２８はレジスト膜、２９ばＳｉＯ□膜、３０は
Ｓｉ３Ｎ４膜、３０Ａは第１の層間絶縁膜、３１はｎ型
シリコン半導体層、３２ばベース引き出し導電膜、３３
はｐ４型ベース領域、３４はＳｉ０ｇ膜、３５は第２の
層間絶縁膜、３６はＳｉｎ、膜、３７Ｂはエミッタ電極
、３゛７Ｃはコレクタ電極、３７Ｂはベース電極、３８
はｎ４″型エミツタ領域である。 第１図 第２図 第３図 第４図 ３ 第５図 ３ 第６図 ８ 第７図 第８図 第９図
Claims (1)
- ウェルが形成された一導電型半導体基板と、該ウェルの
側周に形成された素子間分離用絶縁膜と、前記ウェル底
部の前記−導電型半導体基板に形成された反対導電型埋
め込み層と、該反対導電型埋め込み層の周辺と連なり前
記素子間分離用絶縁膜上を経て引き出される埋め込み層
引き出し感電１模と、該埋め込み層引き出し導電膜を覆
う第１の眉間絶縁膜と、側周が前記ウェル内の該第１の
層間絶縁膜で囲まれ且つ前記反対導電型埋め込み層に隣
接して設けられた反対導電型手厚体層と、該反対導電型
半導体層表面に形成されたー導電型ベース領域及び該−
導電型ベース領域の周辺と連なり前記第１の眉間絶縁膜
上を経て引き出されるベース引き出し導電膜と、該ベー
ス引き出し導電膜を覆う第２の眉間絶縁膜と、側周が前
記ウェル内の該第２の眉間絶縁膜で囲まれ且つ前記−導
電型ベース領域表面に形成された反対導電型エミッタ領
域とからなることを特徴とするバイポーラ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224436A JPS60117664A (ja) | 1983-11-30 | 1983-11-30 | バイポ−ラ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224436A JPS60117664A (ja) | 1983-11-30 | 1983-11-30 | バイポ−ラ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117664A true JPS60117664A (ja) | 1985-06-25 |
Family
ID=16813741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224436A Pending JPS60117664A (ja) | 1983-11-30 | 1983-11-30 | バイポ−ラ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117664A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4696097A (en) * | 1985-10-08 | 1987-09-29 | Motorola, Inc. | Poly-sidewall contact semiconductor device method |
| US4908691A (en) * | 1985-10-31 | 1990-03-13 | International Business Machines Corporation | Selective epitaxial growth structure and isolation |
| US4926233A (en) * | 1988-06-29 | 1990-05-15 | Texas Instruments Incorporated | Merged trench bipolar-CMOS transistor fabrication process |
| US4929996A (en) * | 1988-06-29 | 1990-05-29 | Texas Instruments Incorporated | Trench bipolar transistor |
| JPH034539A (ja) * | 1989-06-01 | 1991-01-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US5057443A (en) * | 1988-06-29 | 1991-10-15 | Texas Instruments Incorporated | Method for fabricating a trench bipolar transistor |
| US5177582A (en) * | 1989-09-22 | 1993-01-05 | Siemens Aktiengesellschaft | CMOS-compatible bipolar transistor with reduced collector/substrate capacitance and process for producing the same |
| US5234844A (en) * | 1988-03-10 | 1993-08-10 | Oki Electric Industry Co., Inc. | Process for forming bipolar transistor structure |
| US5235204A (en) * | 1990-08-27 | 1993-08-10 | Taiwan Semiconductor Manufacturing Company | Reverse self-aligned transistor integrated circuit |
| JPH0917802A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | 半導体装置およびその製造方法 |
| JP2009156210A (ja) * | 2007-12-27 | 2009-07-16 | Mitsubishi Electric Corp | 送風装置 |
| EP1794806A4 (en) * | 2004-09-21 | 2011-06-29 | Ibm | METHOD OF COLLECTOR EDUCATION IN BICMOS TECHNOLOGY |
| US11276752B2 (en) | 2019-08-19 | 2022-03-15 | Stmicroelectronics (Crolles 2) Sas | Method for forming a device comprising a bipolar transistor |
| US11355581B2 (en) | 2019-08-19 | 2022-06-07 | Stmicroelectronics (Crolles 2) Sas | Device comprising a transistor |
-
1983
- 1983-11-30 JP JP58224436A patent/JPS60117664A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4696097A (en) * | 1985-10-08 | 1987-09-29 | Motorola, Inc. | Poly-sidewall contact semiconductor device method |
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| JP2009156210A (ja) * | 2007-12-27 | 2009-07-16 | Mitsubishi Electric Corp | 送風装置 |
| US11276752B2 (en) | 2019-08-19 | 2022-03-15 | Stmicroelectronics (Crolles 2) Sas | Method for forming a device comprising a bipolar transistor |
| US11355581B2 (en) | 2019-08-19 | 2022-06-07 | Stmicroelectronics (Crolles 2) Sas | Device comprising a transistor |
| US11776995B2 (en) | 2019-08-19 | 2023-10-03 | Stmicroelectronics (Crolles 2) Sas | Device comprising a transistor |
| US11804521B2 (en) | 2019-08-19 | 2023-10-31 | Stmicroelectronics (Crolles 2) Sas | Device comprising a transistor |
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