JPS60117748A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60117748A JPS60117748A JP58225657A JP22565783A JPS60117748A JP S60117748 A JPS60117748 A JP S60117748A JP 58225657 A JP58225657 A JP 58225657A JP 22565783 A JP22565783 A JP 22565783A JP S60117748 A JPS60117748 A JP S60117748A
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１１発明の技術分野
本発明はエネルギービームを用いるアニールにより、絶
縁層で囲まれた島形成領域の多結晶シリコン（ポリシリ
コン）を単結晶化する５０１ （ｓｉｌｉ−ｃｏｎ Ｏ
ｎ Ｉｎ５ｕｌａｔｏｒ）技術を用いた半導体装置、特
にバイポーラトランジスタの製造において、高濃度埋没
層に達するコレクタコンタクトを素子の表面から形成す
る方法に関する。
縁層で囲まれた島形成領域の多結晶シリコン（ポリシリ
コン）を単結晶化する５０１ （ｓｉｌｉ−ｃｏｎ Ｏ
ｎ Ｉｎ５ｕｌａｔｏｒ）技術を用いた半導体装置、特
にバイポーラトランジスタの製造において、高濃度埋没
層に達するコレクタコンタクトを素子の表面から形成す
る方法に関する。
（２）技術の背景
底とまわりが絶縁物（二酸化シリコン、５ｉＯｚ ）で
分離されたシリコンを単結晶化して作られた島にトラン
ジスタの如き素子を形成する技術が開発されている。そ
れを第１図の断面図を参照して説明すると、シリコン基
板１上に０．５μｍの厚さに５ｉ０２膜を形成し、それ
を選択的にエツチングしてＳＩＯ＋の絶縁層２を作る（
第１図（８））。
分離されたシリコンを単結晶化して作られた島にトラン
ジスタの如き素子を形成する技術が開発されている。そ
れを第１図の断面図を参照して説明すると、シリコン基
板１上に０．５μｍの厚さに５ｉ０２膜を形成し、それ
を選択的にエツチングしてＳＩＯ＋の絶縁層２を作る（
第１図（８））。
次に同図（ｂ）に示される如く全面に０．８〜１．０μ
ｍの膜厚にポリシリコンを成長してポリシリコン層３を
形成する。
ｍの膜厚にポリシリコンを成長してポリシリコン層３を
形成する。
次いで同図（Ｃ１に示される如く絶縁層２の作られてい
ない部分にレーザビーム４を照射するレーザアニールに
よってその部分のポリシリコンを溶融すると、溶融部分
はシリコン基板の単結晶を種にして図に白地で示す如く
単結晶化し、単結晶層５が作られる。レーザビームを図
に見て右に移動し、同図ｆｄ＋に示される如（ポリシリ
コン層を単結晶層５に変える。
ない部分にレーザビーム４を照射するレーザアニールに
よってその部分のポリシリコンを溶融すると、溶融部分
はシリコン基板の単結晶を種にして図に白地で示す如く
単結晶化し、単結晶層５が作られる。レーザビームを図
に見て右に移動し、同図ｆｄ＋に示される如（ポリシリ
コン層を単結晶層５に変える。
次いで選択酸化法（ＬＯＣＯ５法）で絶縁層２のまわり
を酸化して５ｉＯｚ層６を形成すると、Ｓ＋０２で底と
まわりが分離された単結晶の島５ａが作られ、この島５
ａにトランジスタ等を形成すると特性に優れたものが得
られる。
を酸化して５ｉＯｚ層６を形成すると、Ｓ＋０２で底と
まわりが分離された単結晶の島５ａが作られ、この島５
ａにトランジスタ等を形成すると特性に優れたものが得
られる。
（３）発明の目的
本発明の目的は上記ＳＯＩ技術を用いて半導体素子、例
えばバイポーラトランジスタを形成するにおいて、埋没
拡散層（Ｎ＋ｂ １ｉｔ）とのコンタクトを素子表面で
とることができる半導体装置の製造方法の提供を目的と
するものである。
えばバイポーラトランジスタを形成するにおいて、埋没
拡散層（Ｎ＋ｂ １ｉｔ）とのコンタクトを素子表面で
とることができる半導体装置の製造方法の提供を目的と
するものである。
（４）発明の構成
そしてこの目的は本発明によれば、絶縁物上に多結晶シ
リコン層を設ける工程、この多結晶シリコン層の素子形
成領域以外の部分を選択酸化する工程、次いで素子形成
領域の多結晶シリコンを一導電型の不純物を含むガラス
膜をカバー膜としてエネルギービームを用いたアニール
により前記導電型単結晶層とする工程、全面にエピタキ
シャル層を成長し、素子形成領域以外のエピタキシャル
層を選択酸化する工程、素子形成領域の端部にエツチン
グにより前記絶縁物に達する溝を形成し当該溝をｎ型に
ドープした多結晶シリコンで埋める工程を含むことを特
徴とする半導体装置の製造方法を提供することによって
達成される。
リコン層を設ける工程、この多結晶シリコン層の素子形
成領域以外の部分を選択酸化する工程、次いで素子形成
領域の多結晶シリコンを一導電型の不純物を含むガラス
膜をカバー膜としてエネルギービームを用いたアニール
により前記導電型単結晶層とする工程、全面にエピタキ
シャル層を成長し、素子形成領域以外のエピタキシャル
層を選択酸化する工程、素子形成領域の端部にエツチン
グにより前記絶縁物に達する溝を形成し当該溝をｎ型に
ドープした多結晶シリコンで埋める工程を含むことを特
徴とする半導体装置の製造方法を提供することによって
達成される。
（５）発明の実施例
以下本発明実施例を図面によって詳述する。
一般にバイポーラトランジスタにおけるコレクタコンタ
クトは、エミッタおよびベース拡散領域を形成するエピ
タキシャル層が薄い場合はエミッタ拡散によってコレク
タコンタクト拡散を兼ねることができるので、コレクタ
コンタクトを深く形成する必要はなかった。本発明は、
ｎ＋型埋没層（ｎ” ｂ層）に達する深いコレクタコン
タクトをいかに形成するかにかかわる。
クトは、エミッタおよびベース拡散領域を形成するエピ
タキシャル層が薄い場合はエミッタ拡散によってコレク
タコンタクト拡散を兼ねることができるので、コレクタ
コンタクトを深く形成する必要はなかった。本発明は、
ｎ＋型埋没層（ｎ” ｂ層）に達する深いコレクタコン
タクトをいかに形成するかにかかわる。
本実施例はバイポーラ１ヘランジスタを例に、埋没層か
らコレクタコンタクトをとる方法を開示するもので、そ
の工程を第２図に示す半導体装置開部の断面図を参照し
て説明する。
らコレクタコンタクトをとる方法を開示するもので、そ
の工程を第２図に示す半導体装置開部の断面図を参照し
て説明する。
先ず、第２図（ａｌに示す如く、二酸化シリコン（Ｓ＋
０２）膜１２の全面に多結晶シリコン（ポリシリコン）
膜１３を例えば化学気相成長（ＣＶＤ ）法によって成
長する。その膜厚は形成されるべき Ｎ＋ｂ層の深さに
対応して設定する。
０２）膜１２の全面に多結晶シリコン（ポリシリコン）
膜１３を例えば化学気相成長（ＣＶＤ ）法によって成
長する。その膜厚は形成されるべき Ｎ＋ｂ層の深さに
対応して設定する。
次いで全面に窒化膜（ＳｉＪＮ４１！ｉりを被着し、そ
れを素子形成領域をマスクする如くにパターニングして
窒化膜１９を作り、次いで熱酸化法によりポリシリコン
膜１３を選択酸化する。かかる選択酸化により窒化膜１
９がない部分のポリシリコンは酸化されて５ｉ０２とな
るが、窒化膜１９の下のポリシリコンは酸化されずその
まま残る。
れを素子形成領域をマスクする如くにパターニングして
窒化膜１９を作り、次いで熱酸化法によりポリシリコン
膜１３を選択酸化する。かかる選択酸化により窒化膜１
９がない部分のポリシリコンは酸化されて５ｉ０２とな
るが、窒化膜１９の下のポリシリコンは酸化されずその
まま残る。
次に第２図（ｂ）に示す如く、上記窒化膜１９を除去し
た後アンチモン・シリケート・ガラス（ＳｂＳＧ）のカ
バー膜１４を塗布し、しかる後レーザアニールにより酸
化されずに残ったポリシリコン１３ａを単結晶化すると
同時にｎ＋型にドープしてｎ＋単結晶層１５を形成する
。
た後アンチモン・シリケート・ガラス（ＳｂＳＧ）のカ
バー膜１４を塗布し、しかる後レーザアニールにより酸
化されずに残ったポリシリコン１３ａを単結晶化すると
同時にｎ＋型にドープしてｎ＋単結晶層１５を形成する
。
次いで５ｂＳＧカバー膜１４を除去し全面にシリコンエ
ピタキシャル層を成長した後、前記選択酸化と同様に素
子形成領域に窒化膜をパターニングして熱酸化する。か
くして第２図（Ｃ）に示す如く素子形成領域にはｎ＋単
結晶層１５とエピタキシャル層１６との２層構造がＳｉ
Ｏ２膜１２ｂに囲まれて形成される。
ピタキシャル層を成長した後、前記選択酸化と同様に素
子形成領域に窒化膜をパターニングして熱酸化する。か
くして第２図（Ｃ）に示す如く素子形成領域にはｎ＋単
結晶層１５とエピタキシャル層１６との２層構造がＳｉ
Ｏ２膜１２ｂに囲まれて形成される。
次にｎ＋単結晶層１５とのコンタク１−をとる溝を形成
するため、先ず全面にレジスト膜を塗布形成し、それを
同図ｔｅｌに示す如くパターニングしてエツチングマス
ク１７を形成する。当該エツチングマスク１７の大きさ
はエピタキシャル層１６より小さくし、このマスク１７
の周囲にはみ出したエピタキシャル層１６の部分が溝形
成領域となるよう設定する。
するため、先ず全面にレジスト膜を塗布形成し、それを
同図ｔｅｌに示す如くパターニングしてエツチングマス
ク１７を形成する。当該エツチングマスク１７の大きさ
はエピタキシャル層１６より小さくし、このマスク１７
の周囲にはみ出したエピタキシャル層１６の部分が溝形
成領域となるよう設定する。
第２図１ｄｌはシリコンエツチングによりコンタクト溝
１８を形成した後エツチングマスク１７を除去した状態
を示し、溝１８はｎ＋型単結晶層１５底部まで垂直に形
成される。なおシリコンエツチングにおいてはＳｉ０２
層１２ｂがストッパーとなるため、単結晶層がエツチン
グされてＳｉＯ２層が露出したところでエツチングが止
る。また、横方向にもＳｉＯ２層で囲まれているのでサ
イドエツチングはほとんど進行することなく、溝形成の
ためのエツチングはきわめて容易になされ、僅かのオー
バーエツチングがあったとしてもそれが致命的なダメー
ジを与えることはない。
１８を形成した後エツチングマスク１７を除去した状態
を示し、溝１８はｎ＋型単結晶層１５底部まで垂直に形
成される。なおシリコンエツチングにおいてはＳｉ０２
層１２ｂがストッパーとなるため、単結晶層がエツチン
グされてＳｉＯ２層が露出したところでエツチングが止
る。また、横方向にもＳｉＯ２層で囲まれているのでサ
イドエツチングはほとんど進行することなく、溝形成の
ためのエツチングはきわめて容易になされ、僅かのオー
バーエツチングがあったとしてもそれが致命的なダメー
ジを与えることはない。
上記溝１８を形成した後は低温（最高８００℃） ＣＶ
Ｄ法により燐ドープのポリシリコン層１９を成長する（
同図（ｅ））。このとき溝１８は上記ポリシリコン層１
９によって埋められる。
Ｄ法により燐ドープのポリシリコン層１９を成長する（
同図（ｅ））。このとき溝１８は上記ポリシリコン層１
９によって埋められる。
続いてポリッシュによるエツチングでＳＳ１０２１Ｆ’
１２ｂ上のポリシリコシ層１９を除去し、通常の技術に
よってベース拡散領域２０およびエミッタ拡散領域２１
を形成しバイポーラトランジスタを形成する（同図（ｆ
））。か（して溝１８のポリシリコン層１９ａにより素
子表面からコレクタコンタクトをとることができる。
１２ｂ上のポリシリコシ層１９を除去し、通常の技術に
よってベース拡散領域２０およびエミッタ拡散領域２１
を形成しバイポーラトランジスタを形成する（同図（ｆ
））。か（して溝１８のポリシリコン層１９ａにより素
子表面からコレクタコンタクトをとることができる。
上述した本発明の方法の特徴は、第１にＳＯＩ技術を用
いた素子形成方法であって、素子形成領域がシリコンエ
ツチングのストッパーとなるＳｉＯ２膜に囲まれている
ためエツチングの終・点制御が容易であること、第２は
ポリシリコン層１９の成長およびポリッシュが低温処理
（ポリッシュは室温程度で行う）であるため、深いコレ
クタコンタクトの形成において高温状態がなく、従来高
温で起り易いｎ＋単結晶層１５のエピタキシャル層１６
へのはい上がりが少なくなり、その結果エピタキシャル
層重６を薄くすることができ、従ってベースが浅くなり
素子の動作速度を速くすることができる。なお、エピタ
キシャル層Ｉ６を薄く形成するために、溝１８の深さは
その分だけ小になり、そのことはポリシリコン層の成長
が容易になされる結果となる。
いた素子形成方法であって、素子形成領域がシリコンエ
ツチングのストッパーとなるＳｉＯ２膜に囲まれている
ためエツチングの終・点制御が容易であること、第２は
ポリシリコン層１９の成長およびポリッシュが低温処理
（ポリッシュは室温程度で行う）であるため、深いコレ
クタコンタクトの形成において高温状態がなく、従来高
温で起り易いｎ＋単結晶層１５のエピタキシャル層１６
へのはい上がりが少なくなり、その結果エピタキシャル
層重６を薄くすることができ、従ってベースが浅くなり
素子の動作速度を速くすることができる。なお、エピタ
キシャル層Ｉ６を薄く形成するために、溝１８の深さは
その分だけ小になり、そのことはポリシリコン層の成長
が容易になされる結果となる。
また第３の特徴として、従来あったコレクタコンタクト
用のｎ＋拡散層の形成が不必要となるため製造工程が短
縮できる利点がある。
用のｎ＋拡散層の形成が不必要となるため製造工程が短
縮できる利点がある。
（６）発明の効果
以上詳細に説明した如く本発明によれば、ＳＯＩ技術を
使ってｎ＋単結晶層を埋没層とする半導体素子の形成に
おいて、上記埋没層とのコンタクトを素子表面でとるこ
とができるため、例えばバイポーラトランジスタにおい
てコレクタコンタクトをとることが容易となり、またか
かる素子におい （Ｑ］て動作速度の向上、製造工程数
の短縮が達成されるため、半導体装置の製造歩留りと製
品の信頼性第１図は従来技術によるＳＯＩの単結晶化の
工程を示す断面図、第２図は本発明の方法を実施するポ
リ・２シュ層、１４−アンチモンシリケートガラス膜、
１５−ｎ＋単結晶層、１６−・エピタキシャルＭ、１７
−エツチングマスク、 （ｄ゛１８、−溝、１９． １
９ａ−・−鱗ドープポリシリコン層、２０−ベース拡散
領域、２１−エミッタ拡散領域第１図 手給補正書（自発） 昭和 年 月 １１ ５９．１１．１ ’、） １・Ｉ＋ ｌ′ｌの表示 昭和布と年↑、胃Ｔ願第２２女乙≦−７号２発明の名称
半導体装置の製造方法 ３、 ｔｉｌｌ止を′４る古 ’Ｂｆ’ｌとの関係 ↑寵′「出願人 住所 神仝用県用崎市中原区ＩＩ［・（１１中１０１５
番地（５２２）名称富士通株式会社 ４ 代 理 人 住所 神奈川県用崎市中原区ＩＩ］・
］１１中１０１５番地富士通株式会社内 （１） 本願明細書の特許請求の範囲を次のとおり補正
する。
使ってｎ＋単結晶層を埋没層とする半導体素子の形成に
おいて、上記埋没層とのコンタクトを素子表面でとるこ
とができるため、例えばバイポーラトランジスタにおい
てコレクタコンタクトをとることが容易となり、またか
かる素子におい （Ｑ］て動作速度の向上、製造工程数
の短縮が達成されるため、半導体装置の製造歩留りと製
品の信頼性第１図は従来技術によるＳＯＩの単結晶化の
工程を示す断面図、第２図は本発明の方法を実施するポ
リ・２シュ層、１４−アンチモンシリケートガラス膜、
１５−ｎ＋単結晶層、１６−・エピタキシャルＭ、１７
−エツチングマスク、 （ｄ゛１８、−溝、１９． １
９ａ−・−鱗ドープポリシリコン層、２０−ベース拡散
領域、２１−エミッタ拡散領域第１図 手給補正書（自発） 昭和 年 月 １１ ５９．１１．１ ’、） １・Ｉ＋ ｌ′ｌの表示 昭和布と年↑、胃Ｔ願第２２女乙≦−７号２発明の名称
半導体装置の製造方法 ３、 ｔｉｌｌ止を′４る古 ’Ｂｆ’ｌとの関係 ↑寵′「出願人 住所 神仝用県用崎市中原区ＩＩ［・（１１中１０１５
番地（５２２）名称富士通株式会社 ４ 代 理 人 住所 神奈川県用崎市中原区ＩＩ］・
］１１中１０１５番地富士通株式会社内 （１） 本願明細書の特許請求の範囲を次のとおり補正
する。
ト 域を形成 る工程とを含むことを特徴とする半導体
装置の製造方法。」
装置の製造方法。」
Claims (1)
- 絶縁物上に多結晶シリコン層を設ける工程、この多結晶
シリコン層の素子形成領域以外の部分を選択酸化する工
程、次いで素子形成領域の多結晶シリコンを一導電型の
不純物を含むガラス膜をカバー膜としてエネルギービー
ムを用いたアニールにより前記導電型単結晶層とする工
程、全面にエピタキシャル層を成長し、素子形成領域以
外のエピタキシャル層を選択酸化する工程、素子形成領
域の端部にエツチングにより前記絶縁物に達する溝を形
成し当該溝をｎ型にドープした多結晶シリコンで埋める
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225657A JPS60117748A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
| KR1019840006940A KR900001267B1 (ko) | 1983-11-30 | 1984-11-06 | Soi형 반도체 장치의 제조방법 |
| US06/675,613 US4575925A (en) | 1983-11-30 | 1984-11-28 | Method for fabricating a SOI type semiconductor device |
| DE8484308280T DE3477447D1 (en) | 1983-11-30 | 1984-11-29 | Soi type semiconductor device |
| EP84308280A EP0143662B1 (en) | 1983-11-30 | 1984-11-29 | Soi type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58225657A JPS60117748A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117748A true JPS60117748A (ja) | 1985-06-25 |
Family
ID=16832725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58225657A Pending JPS60117748A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897225A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | 半導体装置及びその製造方法 |
| US9629467B2 (en) | 2008-07-25 | 2017-04-25 | Herman Miller, Inc. | Method for manufacturing a multi-layered support structure |
-
1983
- 1983-11-30 JP JP58225657A patent/JPS60117748A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897225A (ja) * | 1994-09-22 | 1996-04-12 | Nec Corp | 半導体装置及びその製造方法 |
| US9629467B2 (en) | 2008-07-25 | 2017-04-25 | Herman Miller, Inc. | Method for manufacturing a multi-layered support structure |
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