JPH03250750A - Ｓｏｉ基板と半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 埋込導電膜を酸化した例 リフトオフを利用した例 選択酸化を利用した例 エツチングマスクを利用した例 選択エピタキシャルによる例 発明の効果 第１図 第２図 第３図 第４図 第５図 〔概要〕 導電層または導電性基板の上に絶縁膜を介して素子形成
層を有する５ｏｌ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌ
ａｔｏｒ）基板及びそれを利用した半導体装置の製造方
法に関し。

素子形成層の安定且つ高精度の薄膜化と製造工程中にお
ける素子形成層のチャージアンプを防止し、また素子形
成層に任意の電位を与えられるようにすることを目的と
し。

１）導電層（４）または導電性基板の上に絶縁膜（３）
を介して素子形成層（２）を有するＳＯ［基板であって
該素子形成層（２）は島状に分離され、且つ該導電層（
４）または導電性基板と電気的に接続されているように
構成する。

２〕導電層（４）または導電性基板の上に絶縁膜（３）
を介して素子形成層（２）を有する半導体装置であって
該素子形成層（２）は島状に分離され、且つ該導電層（
４）または導電性基板と電気的に接続されているように
構成する。

３）該素子形成層（２）および該絶縁膜（３）に導電層
（４）まで届く溝を有し、該溝底にポリッシングストツ
バ層（１）またはｑ４が形成され、該素子形成層（２）
と該ポリッシングストッパ層（１）との隙間に、該導電
層（４）と該素子形成層（２）を電気的に接続する埋込
導電層（５）を有するように構成する。

４）該素子形成層（２）および該絶縁膜（３）に導電層
（４）まで届く溝を形成する工程と、線溝の底部に所望
の厚さを有するポリッシングストッパ層（１）または（
１４）を形成する工程と、該素子形成層（２）と該ポリ
ッシングストッパ層（１）との隙間に該素子形成層（２
）とポリッシングレートの近い物質からなる埋込導電層
（５）を形成する工程と、該素子形成層（２）を該ポリ
ッシングストッパ層（１）で規定された厚さまでポリッ
シングする工程とを有するように構成する。

〔産業上の利用分野］ 本発明は導電層または導電性基板の上に絶縁膜を介して
素子形成層を有する５ｏｌ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉ
ｎ５ｕｌａｔｏｒ）基板及びそれを利用した半導体装置
の製造方法に関する。

〔従来の技術］ 支持基板上に絶縁膜を介して素子形成層を有するＳＯＩ
基板を用いて素子形成すると、素子の高速化および素子
の放射線によるソフトエラーを低減をはかることができ
る。

さらに１素子間を容易に電気的に分離できるため、　Ｃ
ＭＯ５等に見られるラッチアップの防止とノイズの低減
をはかることもできる。

上記の効果を高めるためには、素子形成層の薄膜化が必
要である。

素子形成層の薄膜化の方法として、従来はポリッシング
により素子形成層の表面を削っていた。

この場合、素子形成層の厚さのバラツキが大きくなるた
め、素子形成層の表面より底まで届く溝を形成し、溝の
中に所望の厚さのポリッシングストッパー層を形成した
後にポリッシングを行い。

素子形成層の厚さの精度を上げる方法が用いられている
。

さらに、均−且つ高精度の薄膜を得るために。

溝内にポリッシングストッパー層を成長後、素子形成層
とポリッシングレートがほぼ等しい物質で溝の内部を埋
めてポリッシングを行うようにしている。

また、従来構造の基板では、素子形成層と絶縁膜下の導
電層または導電性基板とが電気的に絶縁されているため
、特に素子形成層が薄くなると素子形成層にイオンを注
入する際、素子形成層がチャージアンプして注入が阻害
されたり、素子特性に影響を与える各層の電位を、素子
形成層と絶縁膜下の導電層にそれぞれ独立に与えなけれ
ばならなかった。特に、素子形成層に任意の電位与える
ことは困難であった。

〔発明が解決しようとする課題〕

本発明は素子形成層の安定且つ高精度の薄膜化と製造工
程中における素子形成層のチャージアップを防止し、ま
た素子形成層に任意の電位を与えられるようにすること
を目的とする。

［課題を解決するための手段］ 上記課題の解決は、導電層（４）または導電性基板の上
に絶縁膜（３）を介して素子形成層（２）を有するＳＯ
■基板であって、該素子形成層（２）は島状に分離され
、且つ該導電層（４）または導電性基板と電気的に接続
されているＳＯ■基板、あるいは、導電層（４）または
導電性基板の上に絶縁膜（３）を介して素子形成層（２
）を有する半導体装置であって、該素子形成層（２）は
島状に分離され、且つ該導電層（４）または導電性基板
と電気的に接続されている半導体装置、あるいは、該素
子形成層（２）および該絶縁膜（３）に導電層（４）ま
で届く溝を有し、該溝底にポリッシングストッパ層（１
）または側が形成され、該素子形成層（２）と該ポリッ
シングストッパ層（１）との隙間に、該導電層（４）と
該素子形成層（２）を電気的に接続する埋込導電層（５
）を有する半導体装置、あるいは、該素子形成層（２）
および該絶縁膜（３）に導電層（４）まで届く溝を形成
する工程と、線溝の底部に所望の厚さを有するポリッシ
ングストッパ層（１）または（１４）を形成する工程と
、該素子形成層（２）と該ポリッシングストッパ層（１
）との隙間に該素子形成層（２）とポリッシングレート
の近い物質からなる埋込導電層（５）を形成する工程と
、該素子形成層（２）を該ポリッシングストッパ層（１
）で規定された厚さまでポリッシングする工程とを有す
る半導体装置の製造方法により達成される。

また、該素子形成Ｎ（２）が該導電層（４）または導電
性基板と電気的に接続される構造が少なくともダイシン
グライン領域に形成されている請求項１記載のＳＯＩ基
板、あるいは、該ポリッシングストッパ層（１）に、ま
たは該ポリッシングストッパ層（１）上にリソグラフィ
用の位置合わせマークが形成されている請求項２記載の
半導体装置、あるいは、該埋込導電層（５）を変換して
形成した絶縁膜ａωを有する請求項２記載の半導体装置
によっても達成される。

〔作用〕

本発明はポリッシングストッパ層と素子形成層との隙間
に導電物質を埋め込んで、素子形成層と絶縁膜下の導電
層とを電気的に接続する接続部を設けて、絶縁膜下の導
電層に電位を与えることにより素子形成層にも任意の電
位を与えられるようにしたものである。

この結果、製造工程中、前記接続部の存在により、素子
形成層を薄膜化しても高ドーズのイオン注入時の素子形
成層のチャージアップ現象を防止できる。

また、溝内にポリッシングストッパ層と同時に。

絶縁膜下の導電層と素子形成層間の接続用領域を形成す
ることにより工程の短縮をはかることができる。また、
支持基板上の素子形成領域の面積の減少を抑えている。

また５前記接続部の導電膜をポリッシング後に絶縁膜に
変換することにより、ポリッシングストッパ層に近接し
た素子形成層の界面の安定化がはかれ、素子の漏洩電流
の減少等素子特性の向上が期待できる。

さらに１接続部の導電膜を酸化により！！縁膜に変える
場合に、任意の素子形成層の周囲のみを酸化することに
より、任意の素子形成層と絶縁膜下の導電層とを絶縁す
ることもできる。

また、接続部の導電膜をダイシングラインに形成するこ
とにより、基板表面に広く均一にポリッシングストッパ
層を形成できるため、より安定した接続部を形成できる
。

また、ポリッシングストッパ層にフォトリソグラフィ工
程で使用する位置合わせマークを入れることにより、ポ
リッシング後にもポリッシングストッパ層が残るため、
ポリッシングストッパ層とポリッシング後に形成する各
膜を精度良く位置合わせすることが可能になる。

［実施例］ 抵抗率１０ΩＣ１１ｌのｐ型珪素（ｐ−５ｉ）からなる
導電層４の上に、厚さ１μｍの二酸化珪素（ＳｉＯｚ）
からなる絶縁膜３を介して形成された厚さ３μｍのｐ−
５ｉからなる素子形成層２の厚さを３０００人にする場
合の実施例を第１〜４図に示す。

また、抵抗率１０ΩＣＩｌのｐ−Ｓｉからなる導電層４
の上シこ、厚さ１μｍのＳｉＯ□からなる絶縁膜３を介
して厚さ３０００人のｐ−３ｉからなる素子形成層２が
形成された基板を、Ｐ型エピタキシャルＳｉを用いて素
子形成層２と導電層４を接続した例を第５図に示す。

第１図（ａ）〜（（２）は接続部の埋込導電膜５を酸化
して素子形成領域を絶縁層で囲んだ実施例の断面図であ
る。

第１図（ａ）において、導電層４の上に絶縁膜３を介し
て素子形成層２を形成し１通常のりソゲラフイエ程によ
り、塩素系ガスを用いたドライエンチング、またはウエ
ントエンチングにより輻１５０μｍの溝を形成し、導電
層４を露出させる。

第１図（′ｂ）において、気相成長（ＣＶＤ）法を用い
てポリッシングストッパ層として厚さ１．３　μｍのＳ
ｉＯ□膜１を成長する。

次に１通常のりソグラフィ及び弗素系ガスを用いた反応
性イオンエツチング（ＲＩＥ）、またはウエントエッチ
ングにより溝の側壁から離れた底部のみＳｉＯ□膜を残
す。

また、ポリッシングストッパ層の５ｉＯｚ膜１の形成は
多結晶珪素（ポリＳｉ）を成長し、酸化してもよい。

第１図（Ｃ）において、素子形成層２とポリッシングス
トッパ層１の隙間（接続部）を埋める埋込導電膜５とし
て、　ＣＶＯ法により、シート抵抗１にΩ／口のＰ型ポ
リＳｉ膜を厚さ２μｍ程度成長する。

第１図（ｄ）において、ポリッシングストッパ層のＳｉ
Ｏ□膜１をストッパとして、素子形成層２をポリッシン
グする。

この結果、素子形成層２の厚さは、ポリンシンゲストソ
バ層１の厚さで決まり３０００人となる。

さらに、ポリッシングストッパ層１をダイシングライン
に形成することにより、ウェハ全面に均一にポリッシン
グストッパ層ｌを配置できるため安定且つ高精度に薄膜
化が可能となる。

以上のようにして得られた基板を用いて１通常のウェハ
プロセスにより素子形成を行う。

ここで、導電層４と素子形成層２を埋込導電膜５で電気
的に接続した状態の素子形成を行うことができる。

さらに、素子形成例として第１図（ｅｌに、埋込導電膜
５を酸化してその一部を絶縁膜１０に変えた場合につい
て説明する。

第１図（ｅ）において２通常のＭＯＳ　ＦＥＴの製造工
程により、　ＭＯＳ　ＦＥＴを形成する。

図において、６はゲート電極でポリＳｉ膜、７はゲート
酸化膜で熱酸化ＳｉＯ□膜、８は不純物導入層（ソース
領域）、９は不純物導入層（ドレイン領域）、１０は絶
縁膜で、埋込導電膜５の一部を熱酸化した膜である。

次に、各素子形成層の内、その一部を絶縁膜下の導電層
と接続し、他の素子形成層は絶縁膜下の導電層と絶縁さ
れている場合の実施例を第１１１Ｄ（ｆ）（（至）を用
いて説明する。

このようにすることにより、それぞれの素子形成層の電
位を変えることができる。

例えば、　ＣＭＯ５にこのような構造の基板を適用した
場合、Ｐチャネル側とｎチャネル側に異なった電位を与
えることができ、　ＭＯＳ　ＦＥＴのしきい値電圧をｎ
チャネルとｎチャネルで独立に制御することができる。

第１図げ）において、上記第１図（ｄ）のように素子形
成層２が薄膜化された後２基板上に厚さ１０００人のＳ
ｉＮ膜１７を成長し、リソグラフィを用いて絶縁膜下の
導電層と絶縁したい素子形成層の周辺部を開口する。こ
の際のエツチングは弗素系ガスを用いたドライエンチン
グにより行う。

第１図（濁において、　ＳｉＮ膜１７をマスクにして熱
酸化により厚さ６０００人の５ｉＯｚ膜１８を形成する
。

その後、　ＳｉＮ膜１７をウェットエツチングにより除
去する。

ＳｉＮ膜１７で覆われた領域は酸化されず、絶縁膜下の
導電層と素子形成層とは電気的に絶縁されたまま残る。

以上の工程により、絶縁膜下の導電層と任意の素子形成
層とを電気的に接続することができる。

第２図（ａ）〜（ｄ）はボリンシンゲストツバ層１をレ
ジストのリフトオフにより形成する実施例の断面図であ
る。

第２図（ａ）において、導電層４の上に絶縁膜３を介し
て素子形成層２を形成し１通常のりソゲラフイエ程によ
り、塩素系ガスを用いたドライエツチング、またはウェ
ットエツチングにより溝を形成し、導電層４を露出させ
る。

第２図し）において、リソグラフィにより、溝底部のみ
を残して基板全面にレジスト膜１１を形成する。また、
レジスト膜１１の代わりに、りん珪酸ガラス（ＰＳＧ）
膜等、ポリッシングストッパ層１をリフトオフするため
のエツチング時にボリンシンゲストツバ層と選択比の大
きい物質からなる膜を用いてもよい。

第２図（Ｃ）において、異方性スパッタ法により基板上
全面にボリンシンゲストツバ層として厚さ１．３　μｍ
の５ｉＯｚ膜を形成する。

その形成方法は、異方性スパッタ以外でも、素子形成層
２と絶縁膜３の溝の側壁にポリッシングストツバ層が形
成されない方法であればよい。

その後、レジスト膜１１を除去することによりレジスト
上のボリンシンゲストツバ層をリフトオフし、溝底のみ
にボリンシンゲストツバ層１を形成する。

レジスト膜を除去する方法としては、硫酸の水溶液を用
いたウェット処理の方がドライ処理よりも、リフトオフ
により発生する塵の影響を低減できる。

第２図（ｄ）において、素子形成層２とポリッシングス
トッパ層１の隙間（接続部）を埋める埋込導電膜５とし
て、　ＣＶＤ法により、シート抵抗ＩＫΩ／口のＰ型ボ
’ＪＳｉ層を厚さ２μｍ程度成長する。

つぎに、ボリンシンゲストツバ層のＳｉＯ□膜１をスＩ
−ソバとして、素子形成層２をポリッシングする。

この結果、素子形成Ｎ２の厚さは、ボリンシンゲス］・
、・バ層】の厚さで決まり３０００人となる。

以上のように形成した基板を用いて１例えば第１図（ｅ
）と同様に素子形成を行う。

第３図（ａ）〜（ｄ）はポリッシングストッパ層１を選
択酸化法により形成する実施例の断面図である。

第３図（ａ）において、導電層４の上に絶縁膜３を介し
て素子形成層２を形成し１通常のりソゲラフイエ程によ
り、塩素系ガスを用いたドライエツチング、またはウェ
ットエツチングにより溝を形成し、導電層４を露出させ
る。

第３図（ｂ）において、　ＣＶＤ法により、埋込導電膜
５となるシート抵抗３にΩ／口のＰ型ポリＳｉ膜を厚さ
６５００人程度成長し２その上に厚さ１５００人の窒化
珪素（ＳｉＮ）膜１３を成長する。

次に１通常のりソグラフィ及び弗素系ガスを用いたＲＩ
Ｅ　、またはウェア）エツチングにより溝の側壁から離
れた底部のみＳｉＮ膜１３を除去する。

次に、ポリＳｉ膜５を熱酸化してボリンシンゲストツバ
層１となる厚さ１．３　μｍのＳｉＯ□膜を形成する。

第３図（Ｃ）において、　ＳｉＮ膜１３を熱燐酸等によ
り除去した後、素子形成層２とボリンシンゲストツバ層
１との隙間（接続部）を埋めて基板上全面にシート抵抗
３にΩ／口のｐ型ポリＳｉ膜１２を厚さ１〜２μｍ２μ
ｍ程する。

第３図（ｄ）において、ボリンシンゲス）７バ層１をス
トッパとして素子形成層２をポリッシングする。

この結果、素子形成層２の厚さは、ポリッシングストッ
パ層１の厚さで決まり３０００人となる。

以上のように形成した基板を用いて１例えば第１図（ｅ
）と同様に素子形成を行う。

第４図（ａ）〜（ｄ）はポリッシングストッパ層として
ＳｉＮ膜１４を用い、これをマスクにして絶縁膜３をエ
ツチングする実施例の断面図である。

第４図（ａ）において、導電層４の上に絶縁膜３を介し
て素子形成層２を形成し９通常のりソゲラフイエ程によ
り、塩素系ガスを用いたドライエツチング、またはウェ
ットエツチングにより素子形成層２をエツチングして溝
を形成し、絶縁膜３を露出させる。

第４図（ｂ）において、　ＣＶＤ法により、厚さ３００
０人のＳｉＮ膜を成長した後１通常のりソグラフイおよ
び塩素系ガスを用いたドライエンチング、または燐酸等
を用いたウェットエツチングにより、溝の側壁から離れ
た底部にのみＳｉＮ膜１４をを形成する。

ここで、　ＳｉＮ膜１４はポリ、／シンゲストツバ層と
して働き、また絶縁膜３を工、チングする際のマスクと
なる。

次に、　ＳｉＮ膜１４をマスクにして、絶縁膜３を弗素
系ガスを用いたドライエ、チング、またはウェットエツ
チングによりエツチングして溝を形成し導電層４を露出
させる。

第４図（Ｃ）において、　ＣＶＤ法により、基板全面に
埋込導電膜５となるシート抵抗１にΩ／口のｐ型ポリＳ
ｉ膜を厚さ２μｍ程度成長する。

第４図（ｄ）において１ポリ・、シンゲストツバ層とな
るＳｉＮ膜１４ををストッパとして素子形成層２をポリ
ッシングする。

この結果、素子形成層２の厚さは、ポリッシングストッ
パ層ｌの厚さで決まり３０００人となる。

以上のように形成した基板を用いて２例えば第１図（ｅ
）と同様に素子形成を行う。

第５　図（ａ）、　（ｂ）は選択エピタキシャル法を用
いて。

素子形成層２と導電層４を電気的に接続した実施例の断
面図である。

第５図（ａ）において、導電層４の上に絶縁膜３を介し
て素子形成層２と、成長マスクとなる５ｉＯｚ膜１６を
形成し１通常のりソゲラフイエ程および弗素系ガスを用
いたドライエツチング、またはウェットエツチングによ
り５ｉＯｚ膜１６をエツチングし１次いで弗素系ガスを
用いたドライエツチング、またはウェットエツチングに
より、素子形成層２をエツチングし、さらに弗素系ガス
を用いたドライエツチング、またはウェットエツチング
により絶縁膜３をエツチングして溝を形成し、導電層４
を露出させる。

第５図（ｂ）において、接続部の埋込導電膜として選択
エピタキシャル法により、厚さ３０００人、シート抵抗
ＩＫΩ／口のエピタキシャルＳｉ層１５を溝内に成長し
、その後、弗素系のウェットエツチングによりｇｉＯ□
膜１６を除去する。

以上のように形成した基板を用いて９例えば第１図（ｅ
）と同様に素子形成を行う。

実施例ではポリッシングストッパ層としてＳｉＯ□膜、
　ＳｉＮ膜を用いたが、素子形成層２とのポリッシング
選択比が大きい物質であればよい。例えばＰＳＧ膜、　
ＴｉＯ膜でもよい。

また、実施例では埋込導電膜としてポリＳ１膜を用いた
が、Ｓｉとポリッシングレートが同程度で且つ導電性が
ある物質を用いてもよい。例えば、単結晶Ｓｉ、スパッ
タＳｉ、　ＳｉＣでもよい。

［発明の効果〕 以上説明したように本発明によれば１次のような効果が
ある。

■　絶縁膜下の導電層に電位を与えることにより。

素子形成層にも電位を与えることができる。

■　素子形成層に電位を与える場合でも、基板面積に対
する素子形成領域の減少を抑えることができる。

■　ポリッシングストッパ層と同時に、絶縁膜下の導電
層と素子形成層間の接続用領域を形成することにより工
程の短縮をはかることができる。

■　素子形成層を薄膜化しても、高ドーズのイオ注入時
のチャージアップを防止できる。

■ Ｚ　ポリッシングストッパ層と素子形成層の隙間に形成
した埋込導電膜をポリッシング後に絶縁膜化することに
より、ポリッシングストッパ層に近接した素子形成層の
界面の安定化がはかれ、素子の漏洩電流が減少できる等
特性の向上が期待できる。

■　ポリッシング後に埋込導電膜を酸化して絶縁膜に変
える場合、任意の素子形成層の周囲のみを酸化すること
により、任意の素子形成層と絶縁膜下の導電層を絶縁す
ることができる。

■　接続部の埋込導電膜をダイシングラインに形成する
ことにより、基板表面に広く均一にポリッシングストッ
パ層を形成できるため、より安定した電気的な接続を形
成できる。

■　ポリッシングストツバ層にフォトリソグラフィ工程
で使用する位置合わせマークを入れることにより、ポリ
ッシング後にもポリッシングストッパ層が残るため、ポ
リッシングストッパ層とポリッシング後に形成する各層
を精度良く位置合わせすることが可能になる。

【図面の簡単な説明】

第１図（ａ）〜（濁は接続部の埋込導電膜５を酸化して
素子形成領域を絶縁層で囲んだ実施例の断面図。 第２図（ａ）〜（ｄ）はポリッシングストッパ層１をレ
ジストのリフトオフにより形成する実施例の断面図 第３図（ａ）〜（ｄ）はポリッシングストッパ層１を選
択酸化法により形成する実施例の断面図。 第４図（ａ）〜（ｄ）はポリッシングストッパ層として
ＳｉＮ膜１４を用い、これをマスクにして絶縁膜３をエ
ツチングする実施例の断面図 第５図（ａ）、　（ｂ）は選択エピタキシャル法を用い
て。 素子形成層２と導電層４を電気的に接続した実施例の断
面図である。 図において。 １はポリッシングストッパ層でＳｉＯ２膜２は素子形成
層。 ３は絶縁膜 ４は導電層。 ５は接続部の埋込導電膜でポリＳｉ膜。 ６はゲート電極でポリＳｉ膜。 ７はゲート酸化膜で熱酸化５ｉ（１４膜８は不純物導入
層（ソース領域） ９は不純物導入Ｎ（ドレイン領域）。 １０は埋込導電膜の一部を熱酸化した絶縁膜ＩＩはレジ
スト膜。 １２はポリＳｉ膜。 １３は耐酸化マスクでＳｉＮ膜。 １４はポリッシングストッパ層でＳｉＮ膜１５は接続部
の埋込導電膜でエピタキシャルＳｉ層。 １６は成長マスクでＳｉＯ□膜 芙協働（１）のｌ！１面口 ′１ＰＪ１図（℃の１） １ 実施イ列（１）の辻斤面閃 第１図（１の２） 芙協働（２）の断−面図 第 つ 図 大愚例（３）の１面図 第 図 １上４１・パノ（マ層（Ｓｉｎ） 大愚例＠）　、’）　ｌｌｔ’Ｆｉ′面図第 図

Claims (1)

1. 【特許請求の範囲】 〔１〕導電層（４）または導電性基板の上に絶縁膜（３
   ）を介して素子形成層（２）を有するＳＯＩ基板であっ
   て、該素子形成層（２）は島状に分離され、且つ該導電
   層（４）または導電性基板と電気的に接続されているこ
   とを特徴とするＳＯＩ基板。 〔２〕導電層（４）または導電性基板の上に絶縁膜（３
   ）を介して素子形成層（２）を有する半導体装置であっ
   て、該素子形成層（２）は島状に分離され、且つ該導電
   層（４）または導電性基板と電気的に接続されているこ
   とを特徴とする半導体装置。 〔３〕該素子形成層（２）および該絶縁膜（３）に導電
   層（４）まで届く溝を有し、該溝底にポリッシングスト
   ッパ層（１）または（１４）が形成され、該素子形成層
   （２）と該ポリッシングストッパ層（１）との隙間に、
   該導電層（４）と該素子形成層（２）を電気的に接続す
   る埋込導電層（５）を有することを特徴とする半導体装
   置。 〔４〕該素子形成層（２）および該絶縁膜（３）に導電
   層（４）まで届く溝を形成する工程と、 該溝の底部に所望の厚さを有するポリッシングストッパ
   層（１）または（１４）を形成する工程と、該素子形成
   層（２）と該ポリッシングストッパ層（１）との隙間に
   該素子形成層（２）とポリッシングレートの近い物質か
   らなる埋込導電層（５）を形成する工程と、 該素子形成層（２）を該ポリッシングストッパ層（１）
   で規定された厚さまでポリッシングする工程とを有する
   ことを特徴とする半導体装置の製造方法。 〔５〕該素子形成層（２）が該導電層（４）または導電
   性基板と電気的に接続される構造が少なくともダイシン
   グライン領域に形成されていることを特徴とする請求項
   １記載のＳＯＩ基板。 〔６〕該ポリッシングストッパ層（１）に、または該ポ
   リッシングストッパ層（１）上にリソグラフィ用の位置
   合わせマークが形成されていることを特徴とする請求項
   ２記載の半導体装置。 〔７〕該埋込導電層（５）を変換して形成した絶縁膜（
   １０）を有することを特徴とする請求項２記載の半導体
   装置。