JPS6011887A

JPS6011887A - 文字パタン読出方法

Info

Publication number: JPS6011887A
Application number: JP58119257A
Authority: JP
Inventors: 福田　保之
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-06-30
Filing date: 1983-06-30
Publication date: 1985-01-22
Also published as: JPH0219463B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（ａ）　発明の技術分野本発明はディスプレイ装置等に用いる文字発生器の文字
バタン読出方式に関する。

（ｂ）　従来技術と問題点文字ディスプレイ装置における文字表示の一手段として
、ドツト表示方式がある。これは例えば２４Ｘ２４（ド
ツト）の方形内に、文字をドツト構成で表示する方式で
ある。この文字ドラしくタン用のメモリとしては、通常
８ビットｖ一括して読出すメモリが用いられる。従って
漢字ヲ（２４×２４）ドツトで表示する文字パクンデー
タは（２４Ｘ８）ビットのメモリ（Ｍ　）ｋ３個用いる
ことになる。これを図φこよって説明する。第１図（ａ
ｌは漢字「像」の文字バタンメモリであり、図示のよう
に、３個のメモリＭ＋　１Ｍｔ及びＭ、によって構成さ
れている。このよう１こ漢字は文字全構成するドツト数
としては最高（２４Ｘ２４）ドツトを必要とする（これ
を［全角ｊと呼ぶ）。一方アルファベットは第１図（ｂ
）に示すよう−こ（１２×２４）ドツトで表示（これ全
「半角Ｊと呼ぶ）する場合があり、このとき英字ｒＡＪ
は、図示のようにメモＩＩ　（Ｍ　＋　＋＝）　ｋ用い
、一方英字「Ｂ」はメモリ＜　Ｍ　ｓ　＋−”−”−）
ｗ用いて、それぞれの文字ドアドパクン信号を格納する
。なおこのと毛き、英字ｒＢＪの夕側１／３の文字バタンは、メモＩＪ
Ｍ、の右側部分ζこ格納（空き領域を利用）される。こ
れによって次のような欠点を生ずる。第１図（ａ）の文
字「像Ｊの文字バタンヲ断、出すときζこは、メモリＭ
＋　９Ｍｔ　１Ｍｓの順で、８ビット単位で読出ゼばよ
い。これに７１シ第１図（ｂ）に示す英字ｒＡＪを読出
′１−るときには、メモυＭ。

全８ビツト単位で脱出したのち、次にメモリＭ。

の左半分を４ビット単位で読出丁必要がある。一方、英
字ｒＢＪの文字パクン？］ｌ−抗出すときには、メモリ
Ｍｓｋ８ビット単位で読出（７たのち、メモ９Ｍ、の右
半分を４ビット単位て胱出さねばならない。このよつ−
こメモリＭ　Ｉ−Ｍ　ｓへのアクセス順序及びデータの
胱出し単位が異なるので、文字発生器の文字バタン読出
制？８１回路が複雑となる欠点があった。

（ｃ）　発明の目的本発明は一上記の欠点全解決するためにｌさ才］たもの
で、文字バタンデータの読出し、全容易とする文字バタ
ン読出方式の提供全目的とする。

（ｄ）　発明の！ｔ々成本発明はＭＸＮビット容量の配置ｕ部を相数個を以て構
成され、る文字記憶部を廟Ｌ２．１文字を構成する文字
ドツトバタン信号が、該文字ＭｉＥ憶玲Ｓにを有し、該
文字発生器よジ文字ドツトパタン信梠−ＩＨビット単位
でＭ　ｌｒ！ｌ　＠出り′文字発牛方式において、Ｎビ
ットの第１のレジスタとＮ／２ビツトの第２のレジスタ
と、前記相数の記憶部内のデータをｊ臓次読出して前記
第１のレジスタ及び第２のレジスタζこセクトする手段
と、該セットされた第１のレジスタ及び第２のレジスタ
のデー！全文字構成で定する所定順で選択してＮ／２ビ
ット単位で取出す制御手段と全備え、前記ｖＩｔ数個の
記憶部からＮビット単位で順次読出された文字トノドパ
クン信号全前記第１のレジスタ及び第２のレジスタｌこ
セｙ）したのち、該第１のレジスタ及び第２のレジスタ
の文字ドツトバタン信′＠全、所定順で且つＮ／２ビッ
ト単位で取出すことを特徴とする文字バタン読出方式で
ある。

以」二のように本発明は（８ビット×２４ビｙ＋−）の
容量の記憶部全３個を以て１文字（２４Ｘ２４ビツト、
これを全角文字と呼ぶ）全構成する文字発生器において
、半角文字（１２Ｘ２４　）が、前記記憶部ｔＣ分別さ
れて、順不同で格納され−Ｃいる場合、該半角文字全読
出すときをこは前記記憶部の文字ドツトバタン信号全、
一旦レジスタに読出したのち、該レジスタの出力側で、
所定のデータ全選択するようζこ図りたものである。

（ｅ）　発明の実施例以下、本発明全図面によって説明する。第２図は本発明
の一実施例？ｌｌ−説明するブラック図である。

第２図において、全角（２４×２４トソト）文字「像」
の文字バタン信号（ドツト信号）は、３個のメモリ（Ｒ
ＯＭ　）Ｍｔ　、Ｍｔ及びＭ３１ｃ格納されている。メ
モリＭ、〜Ｍ３は（８Ｘ２４　）ビットの′８量全有ｒ
る。一方半角（１２Ｘ２４）文字ｒＡＪ及び「■３」の
又字バタン信号は、メモリＭ　Ｈ’　＋　Ｍ２　’及び
Ｍｓ’＋こ格納され−ζいるが、第１図（ｂ）ｆこおい
て説明した如く、文字１’ＡＪはメモリＭＩ′及びＭ、
’ｉこ、そして文字ｒ１３ＪはメモＩＪ　Ｍ　、　’及
びＭ２２’ｌこ格納されている。なおメモリＭ２．’と
、メモりＭｔｔ’　とはメモリＭ２’の】／２容量のメ
モリであり、またレジスタＲ１及び１（４１！（４Ｘ２
）ビットのレジスタ、でしてレジスタＲ７及びＲ３は４
ビツトのレジスタである。全角文字「像」の文字バタン
１ｄ号乏読出すとき、１ム１］仰部工は、制＠信号Ｃ１
奮発しＣ切替部２を接点（・［）をこ接続せしめ、欠に
制御イ訃号Ｃ２′ｆｃ発する。これをこより切替部３及
び４は、接点ｅ　−ｈの１胆で切替えられるので、メモ
リＭ１からの８ビツトの文字バタン信号Ｄ１はレジスタ
Ｒ１にセットたメモリＭ２からの文字バタン信呵Ｄｔ（
８ビ。

ト）はレジスタＲ，及びＲｓｌ乙２分されてセントされ
、さらにメモ９又，からの文字バタン信号Ｄ３はレジス
タＲ４１こセットされる。制御部１は、マルチプレクサ
５に対して制御信号Ｃｓｋ発１′る。この％１１罷）信
号Ｃ３は、レジスクＲ１〜Ｒ４内のテーク′？！：４ビ
ット単位−こ出力セしめる信号である。従ってマルチプ
レクサ５の４個の出力端子Ｉ、Ｊ、に及びＬから４ビツ
トの信号（映像信号）が出力され、ＦＯＲ（排他論理和
回路）６〜９へ送られる。

Ｆ　ＯＲ６〜９ζこは一制御部１から制御信号（映像信
号全反転するイ［制御信号）Ｐが与えられており、これ
９こよυ映像レベルの反転制御が行われる。捷たＡＮＩ
）ゲート１０〜１３−こは、制御部］からブランキング
信号Ｑが与えられておＶ、これによりブランキング制御
が行われる。ＡＮＤゲート１０〜１３からの映像信号は
並直列変換用レジスタ１４へ送られ、１１列の映像信号
Ｓとなって表示制御部１５へ送られる。この直列の映像
信号Ｓが輝度変調回路（図示し−Ｃいない）【こ加えら
れて、表示部＋６１こ文字「像Ｊの表示が行われる。

こ力、に対し半角文字ｒＡＪ及びｒＢＪの場合には、制
御部１は制御信号Ｃ８′（ｉｌ−発し２て切替部２奮接
点（コルこ切替えたのち、制御信号Ｃ７を発する。

切替部４及び１７は、接点ｅ　−ｈの順船こ切替えられ
るのて、メモＩＪＭ、’からの文字バタン信号ＤＩ’は
レジスタＲ１ｉこセットされ、才たメモυＭ、１′及び
Ｍ２２′からの文字バタン信号Ｄ２１′及びＤ２２′は
、レジスタＲ２及びＲ，ｌこ、それぞれセットされる。

さらにメモＩＪＭ、’からの文字バタン信号Ｄ３’はレ
ジスタＲ４ｔこセントされる。このレジスタＲ８〜Ｒ４
１こセットされた信号音読出すとき、制御部１は、選択
信号２を発する。文字ｒＡＪの読出時にはこの選択信号
Ｚによｐ、レジスタＲ１の催＋ｊｋｉ＋ビットずつ、次
にレジスタＲ２の信号（４ビツト）全出力端子Ｉ　−Ｌ
から出力する。これシこ対し文字ｒＢＪの場合【こけ、
マルチプレクサ５の出力端子■〜Ｌからは、１ずレジス
タＲ４（８ビツト）の信号が４ビツトずつ読出されたの
ち、次にレジスタＲ８（４ビ、ト）の信号が読出される
。ＦＯＲ６〜９以降の回路動作は既述と同様なので説明
は省略する。以上で明らかな如く、メモＩＪＭ、’〜Ｍ
ｓ’に順不同で格納されていた文字バタン信号は、マル
チプレクサ５により、所定のビット？７１．（４ピント
）の映像信号単位で取出される。

なお＠２図に示したブロック図は次の特徴及び効果を有
する。第２図における並１羅列変換用のレジスタ１４は
、高速で動作する回路素子音用いる必要があるが、ＦＯ
Ｒ６〜９及びＡＮＤゲート１０〜１３で構成される映像
加工回路１８は、少くともレジスタ１４の（ロ）路素子
よりも低速の回路素子で済む利点を有する。従来方式で
は映像加工回路１８は、レジスタ１４の後段に接続され
ていたため、高速の回路制御が必要であった。

（ｆ）　発明の効果本発明は次の利点を有する。

（１）文字ドツト信号が格納されｆｃＲＯＭの読出しは
、その格納された順序に関係なく順次（サイクリック）
読出しでよいので、サイクルタイムがゆっくりでよい。

＋２１　ＲＯＭの読出し制？ａｌｋ比較的低送で行い得
、またＲＯＭ＃こ較べて高速動作が可能なレジスタを用
いて、読出し順序を制御しうる。

（３）映像加工回路が並直列変換用のレジスタの前段シ
こあるため、映像信号全低速素子で制御し７うるので、
画面のドリト表示制御が容易となる。

【図面の簡単な説明】

第１図は、本発明を説明するメモリバタン構成図、第２
図は本発明の一実施例を説明するブロック図であり、図
中に用いた符号は次の通りである。１は制御部、２，３，４．１７は切替部、５はマルチプ
レクサ、６．７’、８．９はＦＯＲ（排他論理和回路）
、１０．］　１．１２．１３はＡＮＤゲート、１４はレ
ジスタ、１５は表示制御部、１６は表示部、Ｃ，、Ｃ２
，Ｃ，は制御信号、ＣＬはりｏツクパルレス（シフト用
ン、Ｄｌ、　Ｄｔ　、　Ｉ）３、Ｄｒ　’　＋　Ｄ１＋
’＋Ｄ２．ｔ’＋　Ｄｓ’は文字バタン信号、ｅ。ｆ、ｇ、ｈ、４１口は接点、Ｉ、Ｊ、ｌ＜、Ｌは出力端
子、Ｍ１＋　Ｍｔ　＋　Ｍｓ　＋　Ｍ＋’　＋　Ｍｔ＋
’＋　Ｍ２ｔ’＋Ｍ３’はメモリ（読出し専用メモリ）
、Ｐは制御信号、Ｑはブランキング信号、Ｒ，、Ｒ４は
レジスタ（８ビツト）、Ｒ，、ｇｓはレジスタ（４ビツ
ト）、２は選択信号を示す。代理人　弁理士　松　岡　宏四−腸胃＃／　／＋ｌ？＃、？￥−１閲（ｂ）Ｈｚ　ｒヂ　子〒Ｎ３

Claims

【特許請求の範囲】

一定容量の単位記憶部を複数個を以て構成される文字記
憶部を有し、１文字を構成する文字ドツトバタン信号が
文字記憶部に格納された文字発生器を備え該文字発生器
から単位の文字ドツトバタン信号を一定ブロック単位で
複数回読出す文字発生装置ｌこおいて、単位の文字ドツ
トバタン信号を一時格納するレジスタと、前記検数の単
位記憶部内のデータを順次読出して前記レジスターこセ
ットする手段と、該セットされたレジスタのデータ全文
字構成で定まる所定順で選択して単位ブロック毎に取出
す制御手段と全備え、前記複数個の単位記憶部から一定
ブロック単位で順次読出された文字ドツトバタン信号を
前記レジスタにセットしたのち、レジスタの文字ドツト
バタン信号を、所定順で月つ一定ブロック単位で取出す
ことを特徴とする文字バタン読出方式。