JPS6012184Y2 - 有効デ−タ・テ−ブル枠アドレス変換装置 - Google Patents

Description

【考案の詳細な説明】 この考案は複数個の記憶領域を持つデータ・テーブル内
の有効データが記憶されている記憶領域の先頭アドレス
を算出することができる有効データ・テーブル枠アドレ
ス変換装置に関する。

従来、記憶装置例えば磁気ディスク装置において、その
記憶装置内を複数の記憶領域に分割し、その記憶領域に
対応して、その記憶内容の有効、無効を指定するフラグ
を記憶する領域が備えられていた。

上記有効、無効を指定するフラグは、そのフラグに対応
する記憶領域にデータがすでに書き込まれているか否か
を指定するものであり、ＣＰＵ （中央処理装置）が当
該記憶領域をアクセスする場合にはソフトウェア処理に
より上記有効、無効を指定するフラグを検索し、有効フ
ラグに対応する記憶領域の先頭アドレスを算出していた
。

しかし、このようなソフトウェアによる処理は、その処
理時間が長くなるという欠点があった。

この考案は上記の点に鑑みてなされたもので、その目的
は複数個の記憶領域を持つデータ・テーブル内の有効デ
ータが記憶されている記憶領域の先頭アドレスを高速に
算出することができる有効データ・テーブル枠アドレス
変換装置を提供することにある。

以下、図面を参照してこの考案の一実施例を説明する。

第１図において、ＣＰＵ（図示せず）から出力されるス
タート信号５ＴＡＲＴはＲ−５型フリツプフロツプ１１
０セツト端子Ｓに入力される。

そして、このフリップフロップ１１の出力端子Ｑの信号
はアンド回路１２にゲート制御信号として入力される。

また、ＣＰＵから出力されるクロック信−％ ＬＫは上
記アンド回路１２を介して後述するデータ・テーブル内
の記憶領域の個数Ｎ＋１と同数のビット数を持つシフト
レジスタ１３及び遅延回路１４ａを介してＮ進カウント
１４のクロック端子ＣＬＫにそれぞれ入力される。

そして、上記シフトレジスタ１３の出力信号は前記フリ
ップフロップ１１のリセット端子Ｒ１インバータ１５を
介してＮ進カウンタ１６のクロック端子ＣＬＫ、乗算回
路１７のスタート端子５ＴＡＲＴ、シフトレジスタ１３
にそれぞれ入力される。

また、上記Ｎ進カウンタ１６から出力されるキャリー信
号はＣＰＵに未使用信号ＵＮ／ＵＳＥとして送出される
と共に、前記Ｎ進カウンタ１４のクリア端子ＣＬＲに入
力される。

そして、上記Ｎ進カウンタ１４の計数値とレジスタ１８
に予め記憶されているデータ・テーブル内の記憶領域の
バイト長りは上記乗算回路１７に入力され、上記計数値
とバイト長りとの乗算が行なわれる。

次に、この乗算が終了すると乗算回路１７はＥＮＤ信号
を加算回路１９のスタート端子５ＴＡＲＴに出力する。

さらに、この加算回路１９にお、いて上記乗算回路１７
の演算結果とレジスタ２０に予め記憶されているデータ
・テーブルの先頭アドレスとの加算が行なわれる。

そして、この加算回路１９からデータ・テーブル内の有
効データが記憶されている記憶領域の先頭アドレスがア
ドレスバス超に送出される。

次に、第２図Ａはデータ・テーブル内のＮ千１個の記憶
領域に対応した有効、無効フラグが記憶されているシフ
トレジスタ１３の内容を示すもので１１１は有効（使用
）、′０ヨは無効（未使用）を示している。

また、同図Ｂはデータ・テーブルの構成を示すもので、
上記シフトレジスタ１３の各ビットに附せられた番号０
−Ｈに対応したデータ・テーブルを構成するＮ千１個の
記憶領域を示している。

次に、上記のように構成されたこの考案の動作を説明す
る。

まず、ＣＰＵからデータ・テーブル内の有効データが記
憶されている記憶領域の先頭アドレスを算出するスター
ト信号５ＴＡＲＴが、フリップフロップ１１に入力され
ると、このフリップフロップ１１はセットされる。

これにより、アンド回路１２のゲートが開き、クロック
信号ＣＬＫがシフトレジスタ１３に入力されると共に、
遅延回路１４ａを介して１クロック分遅延された信号が
Ｎ進カウンタ１４に入力される。

今、例えば第２図Ａに示すようなデータがシフトレジス
タ１３に予め記憶されている場合において、上記クロッ
ク信号−ＣＬＫが３発シフトレジスタ１３に入力される
と、４４１９９信号がフリップフロップ１１のリセット
端子Ｒに入力され、これがリセットされる。

これにより、アンド回路１２のゲートが閉じ、クロック
信号ＣＬＫの上記シフトレジスタ１３及びＮ進カウント
１４への入力は禁止される。

一方、上記シフトレジスタ１３にクロック信号ＣＬＫが
３発入力される間に、Ｎ進カウンタ１４にクロック信号
ＣＬＫが２発入力され、このＮ進カウンタ１４にはｒ２
Ｊが計数される。

そして、上記したクロック信号ＣＬＫが３発シフトレジ
スタ１３に入力された場合に“１゛°信号が乗算回路１
７のスタート端子に入力され、乗算回路１７の動作が開
始する。

そしてＮ進カウンタ１４に計数されている計数値ｒ２Ｊ
とレジスタ１８に予め記憶されている記憶領域のバイト
長の乗算が行なわれる。

この乗算回路１７での演算が終了すると、ＥＮＤ信号が
加算回路１９のスタート端子５ＴＡＲＴに入力され、加
算回路１９の動作が開始する。

そして、この加算回路１９においてレジスタ２０に予め
記憶されているデータ・テーブルの先頭アドレスとの加
算される。

そして、この加算回路１９からアドレスバスＡＢにデー
タ・テーブル内の有効データが記憶されている記憶領域
の先頭アドレスが送出される。

一方シフトレジスタ１３のフラグがすべて１０１のとき
はＮ進カウンタ１６からキャリー信号がＣＰＵに出力さ
れ、データ・テーブルが未使用であることが知らされる
。

以上、詳述したようにこの考案によれば、複数個の記憶
領域を持つデータ・テーブル内の有効データが記憶され
ている記憶領域の先頭アドレスをソフトウェア処理によ
らずに簡単な回路構成を用いてハードウェアにより算出
するようにしたので、その処理速度を向上し得る有効デ
ータ・テーブル枠アドレス変換装置を提供することがで
きる。

【図面の簡単な説明】

図面はこの考案の一実施例を示すもので、第１図は全体
のブロック構成図、第２図Ａは有効、無効フラグが記憶
されるレジスタ、同図Ｂはデータ・テーブルの構成を示
す図である。 １１・・・・・・フリップフロップ、１３・・・・・・
シフトレジスタ、１４．１６・・・・・・Ｎ進カウンタ
、１７・・・・・・乗算回路、１９・・・・・・加算回
路。

Claims (1)

【実用新案登録請求の範囲】
1. 複数個の記憶領域を持つデータ・テーブルと、上記記憶
   領域に対応してその記憶内容の有効、無効を指定するフ
   ラグを有するレジスタと、このレジスタに記憶される最
   初の有効フラグ指定を検出しその有効フラグに対応する
   上記データ・テーブル内の記憶領域の先頭アドレスを算
   出する手段とを具備してなる有効データ・テーブル枠ア
   ドレス変換装置。