JPS6113267B2 - - Google Patents
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- Publication number
- JPS6113267B2 JPS6113267B2 JP2883182A JP2883182A JPS6113267B2 JP S6113267 B2 JPS6113267 B2 JP S6113267B2 JP 2883182 A JP2883182 A JP 2883182A JP 2883182 A JP2883182 A JP 2883182A JP S6113267 B2 JPS6113267 B2 JP S6113267B2
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、マルチコンピユータ バス結合シス
テムのデータ転送制御回路に係り、特に、入出力
データの高速転送を必要とするロードシエア コ
ンピユータ制御システムに好適なデータ転送装置
に関する。
テムのデータ転送制御回路に係り、特に、入出力
データの高速転送を必要とするロードシエア コ
ンピユータ制御システムに好適なデータ転送装置
に関する。
従来の方式を第１図に示す。全体は、転送制御
回路１、データ共有メモリ４、ユニツトドライバ
ー１０、ＰI／O5、バス９、CPU６から構成さ
れ、CPU６はデータ共有メモリ４をＰI／O5の代
りにアクセスし、バス９のデータ転送とは全く独
立に行う。CPU６は、それぞれ自分のデータ共
有メモリ４をアクセスするため、ＰI／Ｏを共有
するマルチコンピユータシステムながらも、
CPUの待ち行列がないため、各CPU６の処理性
を向上できるものである。一方、データ共有メモ
リ４のデータ新鮮度は、バス９のデータ転送速度
に依存する。この従来方式では、発振回路２が発
生するクロツクにもとづき、アドレスカウンタ３
が一定周期でアドレス７を更新しながら出力す
る。このアドレス７がアクセス入力に対応してい
る場合には、対応するＰI／O5がデータバス８に
アクセス入力データを出力する。他のＰI／O5は
何もしない。全部のデータ共有メモリ４は、この
プロセス入力データを内部に記憶する。また一
方、アドレス７がプロセス出力に対応している場
合には、対応するＰI／O5がデータバス８から出
力データを受け取りプロセスへ出力する。他のＰ
I／O5は何もしない。
回路１、データ共有メモリ４、ユニツトドライバ
ー１０、ＰI／O5、バス９、CPU６から構成さ
れ、CPU６はデータ共有メモリ４をＰI／O5の代
りにアクセスし、バス９のデータ転送とは全く独
立に行う。CPU６は、それぞれ自分のデータ共
有メモリ４をアクセスするため、ＰI／Ｏを共有
するマルチコンピユータシステムながらも、
CPUの待ち行列がないため、各CPU６の処理性
を向上できるものである。一方、データ共有メモ
リ４のデータ新鮮度は、バス９のデータ転送速度
に依存する。この従来方式では、発振回路２が発
生するクロツクにもとづき、アドレスカウンタ３
が一定周期でアドレス７を更新しながら出力す
る。このアドレス７がアクセス入力に対応してい
る場合には、対応するＰI／O5がデータバス８に
アクセス入力データを出力する。他のＰI／O5は
何もしない。全部のデータ共有メモリ４は、この
プロセス入力データを内部に記憶する。また一
方、アドレス７がプロセス出力に対応している場
合には、対応するＰI／O5がデータバス８から出
力データを受け取りプロセスへ出力する。他のＰ
I／O5は何もしない。
従来方式においては、データ共有メモリ４のデ
ータ新鮮度、つまり全データの転送時間Ｔは、１
つのデータ転送に要する時間ｔと入出力の全デー
タ数Ｎとの積、つまり Ｔ＝ｔ×Ｎ となる。この方式において高速化を計るために
は、１つのデータ転送時間ｔを小さくすることに
なるが、転送時間に限界値があり、従来方式は、
全データの転送時間Ｔが短かくならないという欠
点がある。
ータ新鮮度、つまり全データの転送時間Ｔは、１
つのデータ転送に要する時間ｔと入出力の全デー
タ数Ｎとの積、つまり Ｔ＝ｔ×Ｎ となる。この方式において高速化を計るために
は、１つのデータ転送時間ｔを小さくすることに
なるが、転送時間に限界値があり、従来方式は、
全データの転送時間Ｔが短かくならないという欠
点がある。
本発明の目的は、安価で容易に実現でき、か
つ、高速でデータ転送を行うバス結合システムを
提供するにある。
つ、高速でデータ転送を行うバス結合システムを
提供するにある。
本発明の特徴は、個々の転送スピードは、従来
と同じであるが、ＰI／Ｏを有効に使う手段とし
て、入力と出力を同時に転送することにより、全
体では、倍のスピードで転送できるようにした点
にある。
と同じであるが、ＰI／Ｏを有効に使う手段とし
て、入力と出力を同時に転送することにより、全
体では、倍のスピードで転送できるようにした点
にある。
以下、本発明の実施例を第２図、第３図により
説明する。全体は、データ共有メモリ１１、アド
レス／入力データバス１５、出力データバス１
６、転送制御回路２１、ＰI／Ｏユニツト１８か
らなり、さらにデータ共有メモリ１１の内部は、
アドレスレジスタ２３、アドレス／入力データ切
替回路１２、入力データRAM１３、出力データ
RAM１４で構成され、転送制御回路２１は、発
振回路２、アドレスカウンタ３およびアドレス上
位加算器２２から構成されている。また、ＰI／
Ｏユニツト１８の内部は、アドレス／入力データ
切換回路１２、アドレスレジスタ２３とＰI／Ｏ
回路から構成されている。
説明する。全体は、データ共有メモリ１１、アド
レス／入力データバス１５、出力データバス１
６、転送制御回路２１、ＰI／Ｏユニツト１８か
らなり、さらにデータ共有メモリ１１の内部は、
アドレスレジスタ２３、アドレス／入力データ切
替回路１２、入力データRAM１３、出力データ
RAM１４で構成され、転送制御回路２１は、発
振回路２、アドレスカウンタ３およびアドレス上
位加算器２２から構成されている。また、ＰI／
Ｏユニツト１８の内部は、アドレス／入力データ
切換回路１２、アドレスレジスタ２３とＰI／Ｏ
回路から構成されている。
以下、動作について説明する。第３図に示すよ
うに、アドレス／入力データバス１５は、アドレ
スと入力データのバスとして交互に動作する。そ
の切替は、転送制御回路２１の出力であるアドレ
ス／入力データバス切換信号１６で行う。ＰI／
Ｏのアドレスは、入力アドレスと出力アドレスを
分離し、（000）16〜（7FF）16を入力、（800）16〜
（FFF）16を出力に割り付けている。また、ＰI／
Ｏユニツト１８とＰI／Ｏユニツト１９は、これ
らアドレスを半分ずつに分け、ＰI／Ｏユニツト
１８には（000）16〜（3FF）16の入力と（800）16〜
（BFF）16の出力を実装し、ＰI／Ｏユニツト１９
には、（400）16〜（7FF）16の入力と（C00）16〜
（FFF）16の出力を実装している。また、転送制御
回路２１は、アドレスカウンタ３の出力12ビツト
のうち下位８ビツトは、入出力共通アドレスと
し、上位４ビツトを、入力アドレス上位ビツトと
し、この４ビツトにアドレス上位加算器２２で
（Ｃ）16を加えた結果を、出力アドレス上位ビツ
トとして、アドレス／入力データバス１５には、
以上の８ビツト、４ビツト、４ビツトの合計16ビ
ツトを出力している。このようにして少ないビツ
ト数で、入力アドレスと出力アドレスを出力して
いる。ここで（Ｃ）16を加えて、出力アドレス上
位ビツトとしたのは、入力と出力で異なるＰI／
Ｏを動作させるためである。
うに、アドレス／入力データバス１５は、アドレ
スと入力データのバスとして交互に動作する。そ
の切替は、転送制御回路２１の出力であるアドレ
ス／入力データバス切換信号１６で行う。ＰI／
Ｏのアドレスは、入力アドレスと出力アドレスを
分離し、（000）16〜（7FF）16を入力、（800）16〜
（FFF）16を出力に割り付けている。また、ＰI／
Ｏユニツト１８とＰI／Ｏユニツト１９は、これ
らアドレスを半分ずつに分け、ＰI／Ｏユニツト
１８には（000）16〜（3FF）16の入力と（800）16〜
（BFF）16の出力を実装し、ＰI／Ｏユニツト１９
には、（400）16〜（7FF）16の入力と（C00）16〜
（FFF）16の出力を実装している。また、転送制御
回路２１は、アドレスカウンタ３の出力12ビツト
のうち下位８ビツトは、入出力共通アドレスと
し、上位４ビツトを、入力アドレス上位ビツトと
し、この４ビツトにアドレス上位加算器２２で
（Ｃ）16を加えた結果を、出力アドレス上位ビツ
トとして、アドレス／入力データバス１５には、
以上の８ビツト、４ビツト、４ビツトの合計16ビ
ツトを出力している。このようにして少ないビツ
ト数で、入力アドレスと出力アドレスを出力して
いる。ここで（Ｃ）16を加えて、出力アドレス上
位ビツトとしたのは、入力と出力で異なるＰI／
Ｏを動作させるためである。
まず、転送制御回路２１は、アドレス／入力デ
ータ切換信号１６をアドレス側にし、アドレス／
入力データバス１５にアドレスを出力する。これ
により、データ共有メモリ１１と、ＰI／Ｏユニ
ツト１８，１９のアドレスレジスタ２３に、アド
レスがセツトされる。次に、転送制御回路２１
は、アドレス／入データ切換信号１６を入力デー
タ側にする。これにより、データ共有メモリ１１
とＰI／Ｏユニツト１８，１９は、入出力データ
の転送を開始する。ＰI／Ｏユニツト１８は、ア
ドレス（000）16の入力データをアドレス／入力デ
ータバス１５に出力し、データ共有メモリ１１
は、出力データRAM１４から（C00）16番地の出
力データを取り出し、出力データバス１７に出力
する。次に、ＰI／Ｏユニツト１９は、この出力
データを受け取り、ＰI／Ｏ回路２０の（C00）16
番地からプロセスへ出力する。一方、入力データ
は、データ共有メモリ１１で受け取り、入力デー
タRAM１３の（000）16番地に格納する。以上を
１サイクルとし、順次アドレスを更新して全ての
データ転送を行う。
ータ切換信号１６をアドレス側にし、アドレス／
入力データバス１５にアドレスを出力する。これ
により、データ共有メモリ１１と、ＰI／Ｏユニ
ツト１８，１９のアドレスレジスタ２３に、アド
レスがセツトされる。次に、転送制御回路２１
は、アドレス／入データ切換信号１６を入力デー
タ側にする。これにより、データ共有メモリ１１
とＰI／Ｏユニツト１８，１９は、入出力データ
の転送を開始する。ＰI／Ｏユニツト１８は、ア
ドレス（000）16の入力データをアドレス／入力デ
ータバス１５に出力し、データ共有メモリ１１
は、出力データRAM１４から（C00）16番地の出
力データを取り出し、出力データバス１７に出力
する。次に、ＰI／Ｏユニツト１９は、この出力
データを受け取り、ＰI／Ｏ回路２０の（C00）16
番地からプロセスへ出力する。一方、入力データ
は、データ共有メモリ１１で受け取り、入力デー
タRAM１３の（000）16番地に格納する。以上を
１サイクルとし、順次アドレスを更新して全ての
データ転送を行う。
本実施例によれば、入力データと出力データを
１サイクル内で同時に転送するため、全データの
転送時間Ｔは、１サイクルに要するに時間ｔと入
出力データ数Ｎの半分の数との積、つまり Ｔ＝ｔ×Ｎ／２ となり、従来方式の倍のスピードで転送すること
ができる。
１サイクル内で同時に転送するため、全データの
転送時間Ｔは、１サイクルに要するに時間ｔと入
出力データ数Ｎの半分の数との積、つまり Ｔ＝ｔ×Ｎ／２ となり、従来方式の倍のスピードで転送すること
ができる。
本発明によれば、従来方式の倍の転送スピード
を安価で容易に実現できる。
を安価で容易に実現できる。
第１図は従来のブロツク図、第２図は本発明の
実施例のブロツク図、第３図は第２図のタイムチ
ヤートである。 ６……CPU、１１……データ共有メモリ、１
５……アドレス／入力データバス、１７……出力
データバス、１８……ＰI／Ｏユニツト、２０…
…ＰI／Ｏ、２１……転送制御回路。
実施例のブロツク図、第３図は第２図のタイムチ
ヤートである。 ６……CPU、１１……データ共有メモリ、１
５……アドレス／入力データバス、１７……出力
データバス、１８……ＰI／Ｏユニツト、２０…
…ＰI／Ｏ、２１……転送制御回路。
Claims (1)
- １ 複数のCPUと共有のＰI／Ｏ間でデータ転送
を行うバス結合装置により成るマルチコンピユー
タバス結合システムにおいて、転送アドレスの上
位数ビツト分には、プロセス入力アドレスとプロ
セス出力アドレスの両方を、また、下位アドレス
には入出力共通アドレスを出力するアドレス発生
回路をそれぞれ設け、プロセス入力データとプロ
セス出力データを同時に転送するように構成した
ことを特徴とするバス結合システムの高速データ
転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2883182A JPS58146921A (ja) | 1982-02-26 | 1982-02-26 | バス結合システムの高速デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2883182A JPS58146921A (ja) | 1982-02-26 | 1982-02-26 | バス結合システムの高速デ−タ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146921A JPS58146921A (ja) | 1983-09-01 |
| JPS6113267B2 true JPS6113267B2 (ja) | 1986-04-12 |
Family
ID=12259327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2883182A Granted JPS58146921A (ja) | 1982-02-26 | 1982-02-26 | バス結合システムの高速デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146921A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10255071B4 (de) * | 2002-11-25 | 2007-04-12 | Polymer-Synthese-Werk Gmbh | Transportbehälter |
-
1982
- 1982-02-26 JP JP2883182A patent/JPS58146921A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58146921A (ja) | 1983-09-01 |
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