JPS60124100A - 読出し専用メモリの試験装置 - Google Patents
読出し専用メモリの試験装置Info
- Publication number
- JPS60124100A JPS60124100A JP58231888A JP23188883A JPS60124100A JP S60124100 A JPS60124100 A JP S60124100A JP 58231888 A JP58231888 A JP 58231888A JP 23188883 A JP23188883 A JP 23188883A JP S60124100 A JPS60124100 A JP S60124100A
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- JP
- Japan
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は被測定読出し専用メモリの良否を判定する読
出し専用メモリの試験装置に係り、特に良否判定を簡単
に実行し得るように改良したものに関する。
出し専用メモリの試験装置に係り、特に良否判定を簡単
に実行し得るように改良したものに関する。
［発明の技術的背景とその問題点］
周知のように、読出し専用メモリ（以下ＲＯＭと記す）
の良否を判定する、つまりメモリの記憶セルに正しくデ
ータが記憶されているが否かを判定する試験装置は、一
般に第１図に示すようになされている。すなわち、この
試験装置は、被測定ＲＯＭ１１に対してＲＯＭデータを
正しく記憶した期待値用データバッファ回路１２を有し
ており、中央制御装置（ＣＰＵ）１３でアドレス発生回
路１４を起動して、上記被測定ＲＯＭＩＩ及び期待値用
データバッファ回路１２の各記憶セルを逐一アクセスし
、これにより読み出された被測定ＲＯＭデータ及び期待
値ＲＯＭデータをそれぞれ比較判定装置１５に供給する
。そして、この比較判定装置１５により上記被測定ＲＯ
Ｍデータ及び期待値ＲＯＭデータが一致したか否かを判
定し、判定表示回路１６で上記判定が一致のとき゛良′
°を表示し、不一致のとき゛不良″を表示するようにし
たものである。
の良否を判定する、つまりメモリの記憶セルに正しくデ
ータが記憶されているが否かを判定する試験装置は、一
般に第１図に示すようになされている。すなわち、この
試験装置は、被測定ＲＯＭ１１に対してＲＯＭデータを
正しく記憶した期待値用データバッファ回路１２を有し
ており、中央制御装置（ＣＰＵ）１３でアドレス発生回
路１４を起動して、上記被測定ＲＯＭＩＩ及び期待値用
データバッファ回路１２の各記憶セルを逐一アクセスし
、これにより読み出された被測定ＲＯＭデータ及び期待
値ＲＯＭデータをそれぞれ比較判定装置１５に供給する
。そして、この比較判定装置１５により上記被測定ＲＯ
Ｍデータ及び期待値ＲＯＭデータが一致したか否かを判
定し、判定表示回路１６で上記判定が一致のとき゛良′
°を表示し、不一致のとき゛不良″を表示するようにし
たものである。
ところで、上記ＲＯＭ１１はその容量が拡張されつつあ
り、これに伴って上記ＲＯＭ試験装置も大型化されるよ
うになっている。これは、上記被測定ＲＯＭデータと期
待値ＲＯＭデータとを照合するために、期待値用データ
バッファ回路１２として被測定ＲＯＭ１１と同等以上の
容量及び同等以上のアクセスを有するものを用いなけれ
ばならず、さらに上記期待値ＲＯＭデータが、被測定Ｒ
ＯＭデータを変更するたびに被測定ＲＣ）Ｍｌｌと同等
の容量分を書換える必要があるからである。このため、
従来のＲＯＭ試験装置は、上記データバッファ回路１２
の容量が拡張され、これによってその制御系が複雑にな
っている。
り、これに伴って上記ＲＯＭ試験装置も大型化されるよ
うになっている。これは、上記被測定ＲＯＭデータと期
待値ＲＯＭデータとを照合するために、期待値用データ
バッファ回路１２として被測定ＲＯＭ１１と同等以上の
容量及び同等以上のアクセスを有するものを用いなけれ
ばならず、さらに上記期待値ＲＯＭデータが、被測定Ｒ
ＯＭデータを変更するたびに被測定ＲＣ）Ｍｌｌと同等
の容量分を書換える必要があるからである。このため、
従来のＲＯＭ試験装置は、上記データバッファ回路１２
の容量が拡張され、これによってその制御系が複雑にな
っている。
一方、上記のような判定は、一般に製造工程中において
最終段階のみでよい。言替えれば、製造工程中、例えば
ウェーハ試験の段階では、歩止まりを防止するために上
記試験を簡易化し、処理速度を向上させたＲＯＭ試験装
置が必要である。ところが、上記ＲＯＭ試験装置は、被
測定ＲＯＭデータを個々に比較するためその良否判定が
正確である反面、試験処理速度が遅いものである。
最終段階のみでよい。言替えれば、製造工程中、例えば
ウェーハ試験の段階では、歩止まりを防止するために上
記試験を簡易化し、処理速度を向上させたＲＯＭ試験装
置が必要である。ところが、上記ＲＯＭ試験装置は、被
測定ＲＯＭデータを個々に比較するためその良否判定が
正確である反面、試験処理速度が遅いものである。
したがって、従来より簡易な構成で、試験処理速度が高
速であるＲＯＭ試験装置の出現が強く望まれている。
速であるＲＯＭ試験装置の出現が強く望まれている。
［発明の目的］
この発明は、上記のような事情を考慮してなされたもの
で、小型で簡易な構成であり、かつ試験処理速度が高速
である、極めて良好な読出し専用メモリの試験装置を提
供することを目的とする。
で、小型で簡易な構成であり、かつ試験処理速度が高速
である、極めて良好な読出し専用メモリの試験装置を提
供することを目的とする。
［発明の概要］
すなわち、この発明による読出し専用メモリの試験装置
は、読出し専用記憶素子の指定される記憶セルを逐一ア
クセスしてその記憶データを順次読み出す記憶データ読
出し手段と、この記憶データ読出し手段で順次読み出さ
れた記憶データを累算する記憶データ累算手段と、この
記憶データ累算手段による累算値と予めめられている期
待値データの累算値とを照合し一致のとき良と判定し不
一致のとき不良と判定する読出し専用メモリの良否判定
手段とを具備してなることを特徴とするものである。
は、読出し専用記憶素子の指定される記憶セルを逐一ア
クセスしてその記憶データを順次読み出す記憶データ読
出し手段と、この記憶データ読出し手段で順次読み出さ
れた記憶データを累算する記憶データ累算手段と、この
記憶データ累算手段による累算値と予めめられている期
待値データの累算値とを照合し一致のとき良と判定し不
一致のとき不良と判定する読出し専用メモリの良否判定
手段とを具備してなることを特徴とするものである。
［発明の実施例〕
以下、第２図を参照してこの発明の一実施例を詳細に説
明する。但し、第２図において第１図と同一部分には同
一符号を付して示し、ここでは異なる部分についてのみ
述べる。
明する。但し、第２図において第１図と同一部分には同
一符号を付して示し、ここでは異なる部分についてのみ
述べる。
第２図はその構成を示すもので、図中符号１７は累算器
、１８は期待値用チェックサムデータバッファ回路（以
下チェックサム回路と略す）である。
、１８は期待値用チェックサムデータバッファ回路（以
下チェックサム回路と略す）である。
すなわち、上記累算器１７は、前記被測定ＲＯＭ１１の
各記憶セルを逐一アクしスすることにより得られる被測
定ＲＯＭデータを順次加算するもので、その累算結果を
前記比較判定装置１５に出力するものである。また、上
記チェックサム回路１８は、例えばシフトレジスタ等よ
りなるもので、予め算出された上記被測定ＲＯＭデータ
の累算値が期待値として記憶され、前記中央制御装置１
３によって起動されると、記憶された期待値を前記比較
判定装置１５に出力するものである。
各記憶セルを逐一アクしスすることにより得られる被測
定ＲＯＭデータを順次加算するもので、その累算結果を
前記比較判定装置１５に出力するものである。また、上
記チェックサム回路１８は、例えばシフトレジスタ等よ
りなるもので、予め算出された上記被測定ＲＯＭデータ
の累算値が期待値として記憶され、前記中央制御装置１
３によって起動されると、記憶された期待値を前記比較
判定装置１５に出力するものである。
上記のような構成において、以下第３図を参照してその
動作及び試験方法について説明する。
動作及び試験方法について説明する。
第３図はこのＲＯＭ試験装置の動作の流れを示５−
すフローチャートである。すなわち、このＲＯＭ試験装
置では、前記中央制御装［１３を外部操作により起動す
る（ステップａ）と、まず累算器１１をクリア（ステッ
プｂ）した後、アドレス発生回路１４を起動させて（ス
テップＣ）所定のアドレス信号を被測定ＲＯＭ１１に与
え、この被測定ＲＯＭ１１から被測定ＲＯＭデータを読
み出しくステップｄ）、この被測定ＲＯＭデータを累算
器１７に供給して累算する（ステップｅ）。
置では、前記中央制御装［１３を外部操作により起動す
る（ステップａ）と、まず累算器１１をクリア（ステッ
プｂ）した後、アドレス発生回路１４を起動させて（ス
テップＣ）所定のアドレス信号を被測定ＲＯＭ１１に与
え、この被測定ＲＯＭ１１から被測定ＲＯＭデータを読
み出しくステップｄ）、この被測定ＲＯＭデータを累算
器１７に供給して累算する（ステップｅ）。
そして、この累算器１７に全ての被測定ＲＯＭデータが
供給されるまで上記動作を繰返しくステップｆ）、上記
累算器１７の累算が終了するとその累算結果の値Ｎを出
力させると共に、期待値用チェックサム回路１８から期
待値Ｓを読み出しくステップＱ）、比較判定装置１５で
上記累算値Ｎ及び期待値Ｓが等しい（Ｎ＝８）か否かを
判定する（ステップｈ）。ざらに、前記判定表示装置１
６により、上記比較判定回路１５がＮ−８と判定したと
き゛良パと表示しくステップｌ ） 、Ｎ＋Ｓと判定し
たとき″′不良′°と表示して（ステップｊ）、試験を
終了６− する（ステップｋ）ようになされている。
供給されるまで上記動作を繰返しくステップｆ）、上記
累算器１７の累算が終了するとその累算結果の値Ｎを出
力させると共に、期待値用チェックサム回路１８から期
待値Ｓを読み出しくステップＱ）、比較判定装置１５で
上記累算値Ｎ及び期待値Ｓが等しい（Ｎ＝８）か否かを
判定する（ステップｈ）。ざらに、前記判定表示装置１
６により、上記比較判定回路１５がＮ−８と判定したと
き゛良パと表示しくステップｌ ） 、Ｎ＋Ｓと判定し
たとき″′不良′°と表示して（ステップｊ）、試験を
終了６− する（ステップｋ）ようになされている。
つまり、上記ＲＯＭ試験装置は、被測定ＲＯＭ１１にお
ける被測定ＲＯＭデータの個々について比較判定するの
ではなく、その累算値Ｎのみを期待値Ｓと比較判定する
ので、被測定ＲＯＭが大容量であっても、これと比較す
るチェックサム回路１８は最低１個を設けていればよい
。このため、従来のような被測定ＲＯＭ及び期待値用デ
ータバッファ回路の同時読み出し等の制御系も不必要で
ある。
ける被測定ＲＯＭデータの個々について比較判定するの
ではなく、その累算値Ｎのみを期待値Ｓと比較判定する
ので、被測定ＲＯＭが大容量であっても、これと比較す
るチェックサム回路１８は最低１個を設けていればよい
。このため、従来のような被測定ＲＯＭ及び期待値用デ
ータバッファ回路の同時読み出し等の制御系も不必要で
ある。
また、従来のものに比してその試験処理も高速で実行で
きるようになる。
きるようになる。
したがって、ＲＯＭ試験装置を上記のように構成すれば
、簡易な構成となって小型化することができ、また試験
処理も高速で行なうことができるようになる。
、簡易な構成となって小型化することができ、また試験
処理も高速で行なうことができるようになる。
尚、上記実施例では、被測定ＲＯＭ１１の全ての被測定
ＲＯＭデータを累棹するようにしたが、これは上記ＲＯ
Ｍデータエリアをいくつかのブロック、例えば出力ビン
毎、カラム毎、列（ＲＯＷ）毎、数アドレス毎に分割し
、その分割したエリア毎に累算するようにしてもよい。
ＲＯＭデータを累棹するようにしたが、これは上記ＲＯ
Ｍデータエリアをいくつかのブロック、例えば出力ビン
毎、カラム毎、列（ＲＯＷ）毎、数アドレス毎に分割し
、その分割したエリア毎に累算するようにしてもよい。
この場合、上記チェックサム回路１８には、上記エリア
毎に期待値を書換える必要がある。
毎に期待値を書換える必要がある。
このようなＲＯＭ試験装置は、従来のものに比して多少
不正確な面を有するので、製品の最終チェックには不適
当であるが、製造工程における中間チェックの場合には
必要十分であり、不止まり防止にも寄与し得るものであ
る。
不正確な面を有するので、製品の最終チェックには不適
当であるが、製造工程における中間チェックの場合には
必要十分であり、不止まり防止にも寄与し得るものであ
る。
［発明の効果］
以上のようにこの発明によれば、小型で簡易な構成であ
り、かつ試験処理速度が高速である、極めて良好な読出
し専用メモリの試験装置を提供することができる。
り、かつ試験処理速度が高速である、極めて良好な読出
し専用メモリの試験装置を提供することができる。
第１図は従来の読出し専用メモリの試験装置を示すブロ
ック構成図、第２図はこの発明に係る読出し専用メモリ
の試験装置の一実施例を示すブロック構成図、第３図は
上記実施例の動作の流れを示すフローチャートである。 １１・・・被測定ＲＯＭ、１２・・・期待値用データバ
ッフ１回路、１３・・・中央制御装置、１４・・・アド
レス発生回路、１５・・・比較判定回路、１６・・・判
定表示装置、１７・・・累算器、１８・・・期待値用チ
ェックサムデータバッファ回路、Ｎ・・・累算値、Ｓ・
・・期待値。 出願人代理人 弁理士 鈴江武彦 ９−
ック構成図、第２図はこの発明に係る読出し専用メモリ
の試験装置の一実施例を示すブロック構成図、第３図は
上記実施例の動作の流れを示すフローチャートである。 １１・・・被測定ＲＯＭ、１２・・・期待値用データバ
ッフ１回路、１３・・・中央制御装置、１４・・・アド
レス発生回路、１５・・・比較判定回路、１６・・・判
定表示装置、１７・・・累算器、１８・・・期待値用チ
ェックサムデータバッファ回路、Ｎ・・・累算値、Ｓ・
・・期待値。 出願人代理人 弁理士 鈴江武彦 ９−
Claims (1)
- 読出し専用記憶素子の指定される記憶セルを逐一アクセ
スしてその記憶データを順次読み出す記憶データ読出し
手段と、この記憶データ読出し手段で順次読み出された
記憶データを累算する記憶データ累算手段と、この記憶
データ累算手段による累算値と予めめられている期待値
データの累算値とを照合し一致のとき良と判定し不一致
のとき不良と判定する続出し専用メモリの良否判定手段
とを具備してなることを特徴とする読出し専用メモリの
試験装置。 ′
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231888A JPS60124100A (ja) | 1983-12-08 | 1983-12-08 | 読出し専用メモリの試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231888A JPS60124100A (ja) | 1983-12-08 | 1983-12-08 | 読出し専用メモリの試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124100A true JPS60124100A (ja) | 1985-07-02 |
Family
ID=16930600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231888A Pending JPS60124100A (ja) | 1983-12-08 | 1983-12-08 | 読出し専用メモリの試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124100A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432483A (en) * | 1992-05-29 | 1995-07-11 | Nec Corporation | Digital quadrature modulator and method for testing the same |
| JP2009170024A (ja) * | 2008-01-16 | 2009-07-30 | Oki Semiconductor Co Ltd | メモリテスト回路 |
| JP2011060386A (ja) * | 2009-09-11 | 2011-03-24 | Nec Personal Products Co Ltd | 不揮発性メモリの試験方法及びメモリ試験装置 |
-
1983
- 1983-12-08 JP JP58231888A patent/JPS60124100A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432483A (en) * | 1992-05-29 | 1995-07-11 | Nec Corporation | Digital quadrature modulator and method for testing the same |
| JP2009170024A (ja) * | 2008-01-16 | 2009-07-30 | Oki Semiconductor Co Ltd | メモリテスト回路 |
| JP2011060386A (ja) * | 2009-09-11 | 2011-03-24 | Nec Personal Products Co Ltd | 不揮発性メモリの試験方法及びメモリ試験装置 |
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