JPS60124764A - ダイレクトメモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は画像メモリ装置等におけるダイレクトメモリア
クセス制御装置に関する。

従来技術 近年、イメージリーグ等によって読取られた画像データ
をデジタル化して、半導体メモリや磁気メモリに記憶さ
せてお外、必要に応じてそれを表示あるいはプリントア
ウトする画像処理システムが提案あるいは提供されてい
る。

この種のシステムの特長の１つとして、画像がデジタル
化されて記憶されているため、電気的に画像を処理し、
部分的な切り出しや書き換えあるいは位置の移動等を比
較的自由に行うことができるという点があげられる。

然るに、このようなシステムにおいて、上述の如き処理
を実行するに際し、ソフトウェアによればその自由度が
大である反面、データの転送速度が遅いという欠点を有
していた。すなわち、ソフトウェア処理は言い換えれば
プログラムによるデータ転送ということであり、プログ
ラム次第でどのように複雑な形態のデータ転送でも実行
可能である。しかし、このソフトウェア処理においては
、ＣＰＵにおけるプログラムコードの７工ツチ時間が必
要であること、及び、データを一度ＣＰＵへ取り込んだ
上で目的の転送先へ転送するという段階が必要であるこ
とか呟データ転送に時間を要する。したがって、高解像
度で画素数が多く大量のデータを有する画像処理システ
ムにおいては実用的ではない。

このため、外部メモリと信号入出力装置との開のデータ
の転送に関しては、ＣＰＵを介さずに直接的にデータの
授受を行う、いわゆるダイレクトメモリアクセス（以下
、ＤＭＡという）制御の方法や装置が従来がら多く提案
あるいは提供されている。

垣−拍 本発明は、画像データの転送を高速化し且つプログラム
可能とするようにしたＤＭＡ制御装置を提供することを
目的とする。

也−房 フルアダーの入力側に、画像データを記憶するメモリの
画像データエリアの所定の記憶領域幅を指定する第１の
レジスタと、この第１のレジスタに設定された上記領域
幅との関係で定まる一連のメモリアドレスに対して処理
すべき特定の画像エリアの特定のアドレスを指定する第
２のレジスタとを接続し、上記フルアダーの出力を上記
第２のレジスタの入力側にフィードバックさせるととも
に、上記フルアダーの他方の入力側にオフセットアドレ
スを加えて画像データの実アドレスを生成することによ
り、高速且つ自由度が大である画像編集処理を可能にす
る。

天蔦廻 以下、本発明の一実施例を説明する。

第１図は本発明を適用した画像編集処理システムの構成
を示している。この画像編集処理システムにおいては、
イメージリーグによって読み取られた画像データは、 ａ）　イメージリーグインタフェースから画像メモリへ ｂ）画像メモリからプリンタインターフェースＣ）画像
メモリと画像表示装置、キーボードとの間 ｄ）画像メモリ内転送 の４つの方向へのデータ転送が行なわれる。ａ）は画像
データの入力、ｂ）は画像のプリントアウト、Ｃ）は画
像表示、ｄ）は画像編集のためのデータ転送である。

第２図は画像メモリのメモリマツプを示しでおリ、Ｗは
メモリプレーンの幅を示す。画像データエリアＩＭのカ
ラムカウントは、画像の横方向の画素列に対応した１つ
のラインに含まれるカラムの数である。画像データエリ
アＩＭのラインカウントは、上記ラインの数であり、画
像の縦方向の長さに対応する。ベースアドレスは上記画
像データエリアＩＷＩの最先端のデータのアドレスであ
る。

第３図は上述の画像データの転送を行なう画像編集用Ｄ
ＭＡ回路の構成を示しており、この第３図の回路は第１
図に示すＤＭＡ回路と画像メモリに相当する。

画像メモ１月は、ダイナミックＲＡＭ等の大容量のメモ
リアレーで構成され、通常のマイクロプロセッサがアク
セス可能なニブル、バイト、ワード等の単位のデータ幅
をもつ。ベースアドレスレジスタ２は、画像メモリ１に
記憶された画像データのうち最先端のデータのアドレス
すなわち第２図に示すベースアドレスを保持し、実際の
データ転送が開始されて画像データの１つのラインの転
送が完了する毎に後述するＷＩＤＴＨレジスタのデータ
が加えられる。したがって、このベースアドレスレジス
タ２が保持するアドレスデータは１つのラインのデータ
転送が完了する毎に変化する。

ベースアドレスレジスタ２の入力ボートは２箇所で、各
ポートは切換可能である。このベースアドレスレジスタ
２にはＣＰＵ（不図示）によりベースアドレスがプログ
ラム可能に設定され、したがって、画像メモリには複数
の画像を蓄積することができる。

３人カフルアグー３は、カラム同期時、すなわち画像デ
ータの横方向の読出し又は書込み時には、ベースアドレ
スレジスタ２、後述するカラムカウンタ６及びアドレス
オフセットレジスタ９の夫々のデータを加算し、ＤＭＡ
用の実アドレスデータを生成する。また、この３人カフ
ルアグー３は、ライン同期時すなわち画像データの縦方
向の読出し又は書込み時には、ベースアドレスレジスタ
２とＷＩＤＴＨレンスタ７の夫々のデータを加算し、こ
の加算データをベースアドレスレジスタ２に改めて保持
させる。３人カフルアグー３の３つの入力ポートの夫々
は独立してイネーブルまたはディスエーブルとすること
が可能である。

アドレスバスバッファ４は、３人カフルアグー３からの
実アドレスデータをアドレスバス１４に出力するか出力
しないかを切換える。カラムカウントレジスタ５は、画
像メモリ１上の画像データの横幅を規定するカラムカウ
ントデータな保持する。カラムカウンタ６は上記カラム
カウントデータと７ドレツシング毎のカラムカウントと
の差であるアドレスオフセ・ントイ直をカウントする。

このカラムカウンタ６は、内部コンパレータを有してカ
ウント値と設定値とを比較して等しくなるとカウントを
停止する機能をもつことが望ましい。

Ｗ　Ｉ　Ｄ　Ｔ　Ｈレノスタフは、第２図にＷで示す画
像メモリのメモリプレーン幅を規定スる。このＷＩＤＴ
Ｈレノスタフには、ＣＰＵによりメモリプレーン幅のデ
ータがプログラム可能に設定される。

このように、メモリプレーン幅がＣＰＵにより任意に設
定可能であるので、メモリの有効利用がでとる。

マルチプレクサ８は、カラム同期時にはカラムカウンタ
６のデータを選択し、ライン同期時にはＷＩＤＴＨレジ
スタ７のデータを選択して、夫々フルアダー３に入力す
る。アドレスオフセ・ントレノスタ９は、第４図に示す
ように、画像メモリ１内でデータ転送を行なうときの転
送元と転送先とのアドレス差であるオフセットアドレス
を保持する。

Ｐ／Ｓンフトレシスタ１０はパラレルデータをシリアル
データに変換する。Ｓ／Ｐシ７トレンスタ１１はシリア
ルデータをパラレルデータに変換する。データラッチ１
２はＳ／Ｐシフトレジスタ１１からのパラレルデータな
希望する画像のシフト時にラッチしさらに画像メモリ１
に転送するためにデータバス１５にこのデータを出力す
る。シフトクロックシ゛エネレータ−１３はＰ／Ｓシフ
トレジスタ１０．Ｓ／Ｐシフトレジスタ１１及びデータ
ラッチ１２にタイミングパルスを与える。上述のＰ／’
Ｓシフトレジスタ１０．Ｓ／Ｐシフトレジスタ１１．デ
ータラッチ１２並びにシフトクロックジエネレータ−１
３によりデータシフタ１６が構成される。

上述のＤＭＡ制御装置における画像データのアドレッシ
ングの方法を、第２図のメモリマツプを参照して説明す
る。

ｃｐｕによりベースアドレスレジスタ２へ設定されたベ
ースアドレスからのラインＬ１の走査を開始し、カラム
カウントのアドレッシングが終了すると、次のラインＬ
２の走査に移る。この場合、ラインＬ１の終端のデータ
のアドレスにＷＩＤＴＨレジスタ７に保持されるメモリ
プレーン幅Ｗを加えることによりラインＬ２のベースア
ドレスをめ、そして、ラインＬ２の走査を開始する。以
下、同様にしてラインＬ３．Ｌ４・・・・・・の走査を
行なう。

さて、ベースアドレスレジスタ２のデータは、３人カフ
ルアグー３に入力される。３人カフルアグー３には、さ
らに、マルチプレクサ８とアドレスオフセットレジスタ
９のデータが入力される。

そして、３人カフルアグー３の出力は、アドレスバスバ
ッフ７４を介して画像メモリ１に接続するアドレスバス
１４に出力されるとともに、ベースアドレスレジスタ２
へフィードバックライン１３を介して入力される。

このフィードバックライン１３を設ける意味は、前述し
たように、ライン同期時すなわち１つのラインのデータ
転送を終了する毎にベースアドレスレジスタ２のデータ
にＷＩＤＴＨレジスタ７のデータを加算し、この加算値
をベースアドレスレジスタ２に再設定することにある。

この処理は、第２図に示すメモリプレーン上でベースア
ドレスから縦方向に１ラインづつ下のラインのアドレス
を生成していくことに対応する。

第５図は画像メモリ１の内部で画像データの転送を行な
う場合のタイムチャートを示している。

ライン同期信号は、メモリプレーン上の画像データのラ
インの走査毎にデータ転送の同期をとるために出力され
るパルスであり、画像データの入力時にはイメージリー
グインターフェースから、また、画像データのプリント
アウト時にはプリンターインターフェースが呟それ以外
の場合にはＤＭＡ回路において夫々出力される。

このライン同期信号に対応してマルチプレクサ８にセレ
クト信号８ａが入力され、マルチプレクｔ８１．ｔＷＩ
ＤＴＨしＥ；ｌ’７のデータＷＩＤＴＨを選択して３人
カフルアグー３に入力する。さらに、ベースアドレスレ
ジスタ２にストローブ信号２ａか゛入力され、このとき
のベースアドレスレジスタ２のデータであるベースアド
レス（Ｎ）が３人カフルアグー３に入力され、３人カフ
ルアグー３は、このベースアドレス（Ｎ）とＷＩＤＴＨ
レジスタ７のデータＷｒ　Ｄ　Ｔ　Ｈとを加算し、この
加算結果であるベースアドレス（Ｎ＋１）を出力する。

このベースアドレス（Ｎ＋１＞が、アドレスバスバッフ
７４を介してアドレスバス１４に出力されるとともに、
フィードバックループ１３を介してベースアドレスレジ
スタ２に設定される。

また、このライン同期信号に応じてカラムカウンタ６に
ストローブ信号６ａが入力され、カラムカウントレジス
タ５に保持したカラムカウントデータがカラムカウンタ
６に設定される。このカラムカウンタ６は、第２図に示
すベースアドレスから横方向のアドレスのオフセット値
を与えるものであり、データの１バイト（又はニブル、
ワード）のアクセスごとにインクリメントしていく。す
なわち、第４図において、ライン同期信号に対して１バ
イトのデータ転送ごとに発生するカラム同期信号がカラ
ムカウンタ６のタロツクとして用いられ、１バイトのデ
ータ転送が終了すると、カラムカウンタ６は１だけ加算
される。そして、このときには、マルチプレクサ８はカ
ラムカウンタ６のデータを出力し、３人カフルアグー３
はベースアドレスレジスタ２からのべ一入アドレスとカ
ラムカウンタ６からのカラムカウント（ｎ）とを加算す
る。ここでｎは第２図の画像データの左端からｎ番目の
データに対応することを示す。このベースアドレスとカ
ラムカウント（、）との加算値は、画像メモリ１上の画
像データの実アドレスである。

３人カフルアグー３は、このベースアドレスとカラムカ
ウント（ｎ）との加算結果を、アドレスバスバッファ４
を介してアドレスバス１４に出力するとともに、フィー
ドバックループ１３を介してベースアドレスレジスタ２
に設定する。

以上により、データ転送における転送先または転送元の
一方のアドレスが定められたわけであるが、画像メモリ
内でのデータ転送の場合には、他方のアドレスも生成す
る必要がある。しかるに、この他方のアドレスを定める
のに、上述と同様の回路をさらにもう１つ設けてもよい
が、この実施例では以下の方法により効率よく行なう。

すなわち、第４図に示すように、オフセットアドレスす
なわち転送元と転送先とのアドレスの差は常に一定とし
て差支えない。そして、この一定であるオフセットアド
レスをアドレスオフセットレジスタ９に保持しておぎ、
画像データの読出し時及び書込み時にこのオフセットレ
ジスタ９のオフセットアドレスを３人力フルアダー３に
入力する。このときの３人力フルアダー３の出力は他方
のアドレスになる。この他方のアドレスが、アドレスバ
スバッファ４を介してアレレスバス１４に出力されると
ともに、フィードバックライン１３を介してベースアド
レスレジスタ２に入力される。また、画像メモリ内転送
以外の場合で、転送先または転送元がＩ１０装置として
アドレスバス足されてりするときには、このＩ１０装置
の固定アドレスをアドレスオフセットレジスタ９に保持
しておけば良い。

ところで、」二連の処理では、バイト単位でのデータ転
送しか行なえない。しかるに、画像編集を行なう場合に
は、画像の縦横双方に対してビ・ント単位で切り出しと
転送ができることが望ましく、これはデータバス上に２
個のシフトレジスタとデータラッチ及びシフトクロ、ン
クジエネレーターからなるデータシフタを設けることに
より可能となる。すなわち、第３図において、データシ
フタ１６では、画像メモリ１から読み出した１バイトの
データを、Ｐ／Ｓシフトレジスタ１０においてシフトク
ロックジェネレーター１３からのシフトクロックＣＬＫ
に同期してシリアルデータに変換し、このシリアルゲー
タをＳ／Ｐシフトレジスタ１１に人力する。そして、カ
ラムカウントレジスタ５の下位３ピツ）ＣＣＯ〜ＣＣ２
のデータにより設定したシフトビット数に応じてシフト
クロックジェネレーター１３からシフトクロックＤＣＬ
Ｋが出力されると、データラッチ１２にＳ／Ｐシフトレ
ジスタ１１から所望のビット数だけシフトしたバイトデ
ータがラッチされる。そして、このデータラッチ１２の
データを転送先へ転送することによりビット単位でデー
タ転送が可能となる。このシーケンスは、第５図に示す
ように、カラム同期信号に応した信号バスＲＤ／による
データのバス読み出し、アドレスオフセットレジスタ９
のイネーブル状態に応じたシフト処理、このシフト処理
に応じた信号バスＷＲ／によるデータのバス書き込みの
順序で行なわれる。なお、上記シフトクロックジェネレ
ーター１３は、上述のシフト処理を行なうためのタイミ
ングパルスを発生する回路であり、その処理速度は画像
メモリ１のセットアツプタイムとほぼ同等であることが
望ましい。そうすることにより、ＲＡＭのサイクルタイ
ムを延長せずに効率的なすなわち高速なデータ転送が行
なえる。具体的には、シフトクロックの周波数を」二げ
ることにより達成で外る。

第６図は上述のデータシフタ１６の構成を詳細に示して
おり、第７図はこのデータシフタ１６の要部の信号の状
態を示している。

カラムカウントレジスタ５の下位３ビツトＣＣＯ〜ＣＣ
２がプリセッタブルカウンタ２１に入力される。第７図
に示すように、信号ＲＤ／の立」ニリエッシでシーケン
スがスタートし、ＣＬＫライン２３にシフトクロックＣ
ＬＫである８個のシフトパルスがシフトクロックジェネ
レーター１３から出力される。そして、シフトクロック
ジェネレーター１３を構成するプリセッタブルカウンタ
２１にカラムカウントレジスタ５の下位３ビットＣＣ０
−ＣＣ２により設定したシフトビット数に応じたタイミ
ングで、プリセッタブルカウンタ２１からシフトクロッ
クＤＣＬＫが出力され、このシフトクロックＤＣＬＫの
立上りで上記シフトビット数だけシフトしたバイトデー
タがデークラッチ１２にラッチされる。

画像データの縦方向のラインの管理について説明する。

画像データのライン数のカウントにおいては特にレジス
タを設けなくてもよい場合がある。つまり、画像の縦方
向すなわち副走査方向の処理は横方向すなわち主走査方
向の処理に比べて十分遅いので、ＣＰＵを介したソフト
ウェアによる管理が可能であるからである。具体的には
、上述のライン同期信号をカウンタに入力し、ＤＭＡ転
送時にＣＰＵがこのカウント値を監視することにより、
任意のカウント値すなわち縦方向の任意の長さでＤ　Ｍ
　Ａ転送を停止させることができる。もちろん、上述の
処理をハードウェアにより実行することも可能であり、
第８図はこの処理を行なうハードウェアの構成を示す。

ＣＰＵ３０からライン数のデータがプリセッタブルカウ
ンタ３１に設定され、プリセッタブルカウンタ３１は、
ライン同期信号をカウントしてカウント値が設定値と等
しくなると、ＣＰＵ３０に割込みをかける。

効二禾 以上説明したように、本発明においては、フルアダーの
入力側に、画像データを記憶するメモリの画像データエ
リアの所定の記憶領域幅を指定する第１のレジスタと、
この第１のレジスタに設定された上記領域幅との関係で
定まる一連のメモリアドレスに対して処理すべき特定の
画像エリアの特定のアドレスを指定する第２のレジスタ
とを接続し、上記フルアダーの出力を上記第２のレジス
タの入力側にフィードバックさせて実アドレスを生成す
るようにしたから、データ転送をハードウェアで行なう
ことにより高速化できるとともに、画像メモリの幅を任
意に設定できるためメモリの使用効率を高めることがで
き、設定したメモリプレーンの中で自由な場所に自由な
大きさの画像エリアが設定でき、複数の画像を記憶する
ことができ、画像メモリ内でのデータ転送ができる。

【図面の簡単な説明】

第１図は画像編集処理システムの構成を示す図、第２図
は画像メモリのメモリマツプを示す図、第３図は本発明
の一実施例を示すブロック図、第１図はメモリ内でデー
タ転送を行なうときの画像メモリのメモリマツプを示す
図、＄５図は本発明のＤＭＡ制御装置においてデータ転
送を行なうときのタイムチャート、第６図はデータシフ
タの構成を示す回路図、第７図はデータシフタの要部の
信号の状態を示すタイムチャート、第８図は画像データ
のラインの管理を行なう回路を示す図である。 １・・・画像メモリ、２・・・ベースアドレスレジスタ
、３・・・３人カフルアダー、５・・・カラムカウント
レジスタ、６・・・カラムカウンタ、７・・・’ｖＶ　
Ｉ　Ｄ　Ｔ　Ｈレジスタ、８・・・マルチプレクサ、９
・・・アドレスオフセットレジスタ、１０・・・Ｐ／Ｓ
シフトレジスタ、１１・・・Ｓ／Ｐシフトレジスタ、１
２・・・データラッチ、１３・・・シフトクロックツエ
ネレータ−１１４・・・アドレスバス、１５・・・デー
タバス。 特許出願人　ミノルタカメラ株式会社 代理人　弁理士青白　葆外２名 ＲＤ／ 第６図 第７図 第８図 ＬＩＮＥノ＝４期

Claims (3)

【特許請求の範囲】
1. （１）画像データを記憶するメモリの画像データエリア
   の所定の記憶領域幅を指定する第１のレジスタと、この
   第１のレジスタに設定された上記領域幅との関係で定ま
   る一連のメモリアドレスに対し、処理すべき特定の画像
   エリアの特定のアドレスを指定するすこめの第２のレジ
   スタと、上記処理すべき特定の画像エリアにおいて画像
   の横方向の画素列に対応した１つのラインのカラムの数
   を指定する第３のレジスタと、上記処理すべき特定の画
   像エリアの各ラインのデータの処理のタイミングを規定
   するライン同期信号を発生するライン同期信号発生手段
   と、上記カラムのデータの処理のタイミングを規定する
   カラム同期信号を発生するカラム同期信号発生手段と、
   上記カラム同期信号を上記ライン同期信号が出力される
   毎に上記第３のレジスタに設定された値と計数値が等し
   くなる主で計数するカウンタと、このカウンタの出力と
   上記第１のレジスタの出力とを選択的に出力する信号選
   択手段と、上記第２のレジスタの出力とこの信号選択手
   段の出力とを加算する加算器とを備え、 上記カウンタの計数動作が終了する毎に上記信号選択手
   段によって上記第１のレジ゛スタの出力が選択されて上
   記加算器に入力され、上記加算器の出力を上記第２のレ
   ジスタにフィードバックして上記第２のレジスタの内容
   を書き換えるようにし、上記加算器の出力によって処理
   されるべ外上記メモリのアドレスを指定するようにした ことを特徴とするダイレクトメモリアクセス制御装置。
2. （２）データ転送において、転送元のアドレスと転送先
   のレジスタとの差のアドレスであるオフセットアドレス
   を保持するアドレスオフセットレジスタの出力を上記加
   算器に与える特許請求の範囲第１項に記載の装置。
3. （３）上記メモリからのパラレルデータをシリアルデー
   タに変換する第１のシフトレジスタと、この第１のシフ
   トレジスタからのシリアルデータをパラレルデータに変
   換する第２のシフトレジスタと、この第２のシフトレジ
   スタがらのデータをう・チするデータラッチと、上記第
   ３のレジスタの出力に応じて同期信号を出力する同期信
   号出方手段とを有し上記同期信号に応じてデータ転送を
   行なうデータシフタを備えた特許請求の範囲第１項に記
   載の装置。