JPS6348355B2 - - Google Patents
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- JPS6348355B2 JPS6348355B2 JP57059111A JP5911182A JPS6348355B2 JP S6348355 B2 JPS6348355 B2 JP S6348355B2 JP 57059111 A JP57059111 A JP 57059111A JP 5911182 A JP5911182 A JP 5911182A JP S6348355 B2 JPS6348355 B2 JP S6348355B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- image memory
- blk
- data
- bit array
- Prior art date
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- Expired
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、表示画面上に文字、図形等を表示す
る表示装置に関するものである。更に詳しくは、
本発明は、陰極線管（CRTと略す）のような表
示手段と、この表示画面の画素配列と２次元的に
対応したビツト配列のイメージ・メモリとを含
み、このイメージ・モリの２次元ビツト配列を格
子状に区分して得られるＭ×Ｎビツトの矩形ビツ
ト配列をイメージ・メモリのアクセス単位とする
ような表示装置に関するものである。
る表示装置に関するものである。更に詳しくは、
本発明は、陰極線管（CRTと略す）のような表
示手段と、この表示画面の画素配列と２次元的に
対応したビツト配列のイメージ・メモリとを含
み、このイメージ・モリの２次元ビツト配列を格
子状に区分して得られるＭ×Ｎビツトの矩形ビツ
ト配列をイメージ・メモリのアクセス単位とする
ような表示装置に関するものである。
第１図は、従来のこの種の表示装置の一例を示
す構成ブロツク図である。この装置は、制御装置
（以下CONTと略す）１と、このCONT１によつ
て制御され、イメージ・メモリを構成するメモ
リ・モジユール（以下MMと略する）２と、この
MM２から読み出された信号を入力とする表示制
御装置（以下DCと略す）３と、このDC３を介し
て読み出された表示データをラスタスキヤン方式
で表示するブラウン管（以下CRTと略す）４と
で構成されている。
す構成ブロツク図である。この装置は、制御装置
（以下CONTと略す）１と、このCONT１によつ
て制御され、イメージ・メモリを構成するメモ
リ・モジユール（以下MMと略する）２と、この
MM２から読み出された信号を入力とする表示制
御装置（以下DCと略す）３と、このDC３を介し
て読み出された表示データをラスタスキヤン方式
で表示するブラウン管（以下CRTと略す）４と
で構成されている。
第２図は、MM２の詳細な構成を示すブロツク
図である。MM２は、CRT４に表示す画像情報
を記憶するメモリ部５と、アドレス・バス
ADDRを介して印加されるアドレスを一時的に
保持するメモリ・アドレス・レジスタ（以下
MARと略す）６と、データ・バスDATAを介し
て印加されるデータ（画像情報）を一時的に保持
するメモリ・バツフア・メモリ（以下MBRと略
す）７と、コントロールバスRWCBに接続され、
メモリ部５の読み書きの制御を行う読み書き制御
回路（以下RWCと略す）８を含んで構成されて
いる。
図である。MM２は、CRT４に表示す画像情報
を記憶するメモリ部５と、アドレス・バス
ADDRを介して印加されるアドレスを一時的に
保持するメモリ・アドレス・レジスタ（以下
MARと略す）６と、データ・バスDATAを介し
て印加されるデータ（画像情報）を一時的に保持
するメモリ・バツフア・メモリ（以下MBRと略
す）７と、コントロールバスRWCBに接続され、
メモリ部５の読み書きの制御を行う読み書き制御
回路（以下RWCと略す）８を含んで構成されて
いる。
第１図及び第２図において、メモリ部５は、表
示画面における水平走査方向画素数がＮ×Ｓ画
素、垂直方向画素数がＭ×Ｒ画素であるような画
素配列と２次元的に対応したビツト配列構造を有
するメモリであつて、各画素に対応する記憶位置
にそれぞれ１ビツトの情報を記憶することができ
るようになつている。
示画面における水平走査方向画素数がＮ×Ｓ画
素、垂直方向画素数がＭ×Ｒ画素であるような画
素配列と２次元的に対応したビツト配列構造を有
するメモリであつて、各画素に対応する記憶位置
にそれぞれ１ビツトの情報を記憶することができ
るようになつている。
第３図は、メモリ部５の２次元ビツト配列がＲ
行Ｓ列のＲ×Ｓ個の矩形ビツト配列に格子状に区
分された様子を示す模式図である。１個の矩形ビ
ツト配列は、水平方向Ｎビツト、垂直方向Ｍビツ
トの配列である。以下では上記矩形ビツト配列を
ブロツク（BLKと略す）と称する。また、第３
図において、（ｉ，ｊ）（ｉ＝０，１……，Ｒ−
１，ｊ＝０，１，……，Ｓ−１）は、格子状に区
分されたメモリ部５におけるBLKの位置を示す
アドレスであり、BLK（ｉ，ｊ）はメモリ部５に
おいて、第ｉ行目の第ｊ列に位置するBLKを意
味する。
行Ｓ列のＲ×Ｓ個の矩形ビツト配列に格子状に区
分された様子を示す模式図である。１個の矩形ビ
ツト配列は、水平方向Ｎビツト、垂直方向Ｍビツ
トの配列である。以下では上記矩形ビツト配列を
ブロツク（BLKと略す）と称する。また、第３
図において、（ｉ，ｊ）（ｉ＝０，１……，Ｒ−
１，ｊ＝０，１，……，Ｓ−１）は、格子状に区
分されたメモリ部５におけるBLKの位置を示す
アドレスであり、BLK（ｉ，ｊ）はメモリ部５に
おいて、第ｉ行目の第ｊ列に位置するBLKを意
味する。
ここで、CONT１は、各バスを介してMM２
に対してデータの書き込みや、データの読み出し
制御を行うもので、CONT１とMM２間のデー
タ授受はブロツク単位で行なわれる。従つて
MBR７は１ブロツクのデータＭ×Ｎビツトを保
持する。
に対してデータの書き込みや、データの読み出し
制御を行うもので、CONT１とMM２間のデー
タ授受はブロツク単位で行なわれる。従つて
MBR７は１ブロツクのデータＭ×Ｎビツトを保
持する。
なお、第３図において、４個の整数ｉ，ｊ，
ｈ，ｌ（０≦ｉ，ｈ≦Ｒ−１；０≦ｊ，ｌ≦Ｓ−
１）の間に次の(1)式〜(3)式が同時に成立する時、
BLK（ｉ，ｊ）とBLK（ｈ，ｌ）は連結している
という。
ｈ，ｌ（０≦ｉ，ｈ≦Ｒ−１；０≦ｊ，ｌ≦Ｓ−
１）の間に次の(1)式〜(3)式が同時に成立する時、
BLK（ｉ，ｊ）とBLK（ｈ，ｌ）は連結している
という。
｜ｈ−ｉ｜＝０または１ ……(1)
｜ｌ−ｊ｜＝０または１ ……(2)
｜ｈ−ｉ｜＋｜ｌ−ｊ｜＝１または２ ……(3)
CONT１がMM２へデータを書き込む場合、
はじめに、CONT１は、表示画面を変更するた
めに新しいデータが書き込まれるべきBLKのア
ドレス（ｉ，ｊ）とそのブロツクに書き込むべき
Ｍ×Ｎビツトの変更データを求め、バスADDR
を通して（ｉ，ｊ）をMAR６に、バスDATAを
通してＭ×Ｎビツトの変更データをMBR７にそ
れぞれ設定する。次に、CONT１はバスRWCB
を通してRWC８に対して書き込み要求を出し、
MBR７の内容をメモリ部５のBLK（ｉ，ｊ）に
書き込む。
はじめに、CONT１は、表示画面を変更するた
めに新しいデータが書き込まれるべきBLKのア
ドレス（ｉ，ｊ）とそのブロツクに書き込むべき
Ｍ×Ｎビツトの変更データを求め、バスADDR
を通して（ｉ，ｊ）をMAR６に、バスDATAを
通してＭ×Ｎビツトの変更データをMBR７にそ
れぞれ設定する。次に、CONT１はバスRWCB
を通してRWC８に対して書き込み要求を出し、
MBR７の内容をメモリ部５のBLK（ｉ，ｊ）に
書き込む。
第４図は、Ｒ＝４，Ｓ＝４であるようなイメー
ジ・メモリに書き込まれた直線Ｌと、該イメー
ジ・メモリを構成する各BLKとの関係を示す説
明図である。第４図において、BLK２，０，
BLK１，１，BLK１，２およびBLK０，３がそ
れぞれ直線Ｌのパターン・データを含んでいる。
CONH１は、各BLKに書き込むべき、直線Ｌの
部分パターン・データを含む書き込みパターン・
データを特定のアルゴリズムによつて順次生成
し、１つのBLKに対するデータ生成が完了する
毎に、上記書き込み動作に従つて、それをMM２
に書き込む。なお、一般に上記特定アルゴリズム
によるパターン・データの生成は、そのアルゴリ
ズムの実行をワイヤード・ロジツクで実現するこ
とによつて、MM２の書き込みに要する時間（書
き込みサイクル・タイム）よりも短い時間で完了
させることが可能である。
ジ・メモリに書き込まれた直線Ｌと、該イメー
ジ・メモリを構成する各BLKとの関係を示す説
明図である。第４図において、BLK２，０，
BLK１，１，BLK１，２およびBLK０，３がそ
れぞれ直線Ｌのパターン・データを含んでいる。
CONH１は、各BLKに書き込むべき、直線Ｌの
部分パターン・データを含む書き込みパターン・
データを特定のアルゴリズムによつて順次生成
し、１つのBLKに対するデータ生成が完了する
毎に、上記書き込み動作に従つて、それをMM２
に書き込む。なお、一般に上記特定アルゴリズム
によるパターン・データの生成は、そのアルゴリ
ズムの実行をワイヤード・ロジツクで実現するこ
とによつて、MM２の書き込みに要する時間（書
き込みサイクル・タイム）よりも短い時間で完了
させることが可能である。
第５図は、第４図における直線Ｌのパターン・
データをイメージ・メモリへ書き込む場合の手順
を示すタイミング・チヤートである。
データをイメージ・メモリへ書き込む場合の手順
を示すタイミング・チヤートである。
第５図イにおいて、期間Ｇ０は、BLK２，０
に書き込むべきパターン・データをCONT１が
生成する期間であり、ロにおいて、期間Ｔ０は、
BLK２，０への書き込みに要する期間である。
以下、ハ，ホ，トにおいて、期間Ｇ１，Ｇ２，Ｇ
３はそれぞれBLK１，１，BLK１，２、BLK
０，３に書き込むべきパターン・データを
CONT１が生成する期間でありニ，ヘ，チにお
いて、期間Ｔ１，Ｔ２，Ｔ３はそれぞれBLK１，
１、BLK１，２、BLK０，３へのパターン・デ
ータの書き込みに要する期間である。
に書き込むべきパターン・データをCONT１が
生成する期間であり、ロにおいて、期間Ｔ０は、
BLK２，０への書き込みに要する期間である。
以下、ハ，ホ，トにおいて、期間Ｇ１，Ｇ２，Ｇ
３はそれぞれBLK１，１，BLK１，２、BLK
０，３に書き込むべきパターン・データを
CONT１が生成する期間でありニ，ヘ，チにお
いて、期間Ｔ１，Ｔ２，Ｔ３はそれぞれBLK１，
１、BLK１，２、BLK０，３へのパターン・デ
ータの書き込みに要する期間である。
まず、期間Ｇ０において、CONT１はBLK２，
０への書き込みパターン・データを生成し、生成
完了と同時にBLK２，０への同データの書き込
みを開始する。この書き込みは期間Ｔ０において
行なわれる。この書き込み開始と同時に、
CONT１はBLK１，１への書き込みパターン・
データの生成を開始する。この生成は期間Ｇ１に
おいて行なわれる。ここで、期間Ｇ１において生
成されたパターン・データのBLK１，１への書
き込みは、期間Ｔ０が終了するまでは開始でき
ず。CONT１は、期間Ｇ１の終了から期間Ｔ０
の終了までの間待たされる。その後、期間Ｔ０の
終了と同時に、CONT１は期間Ｔ１の開始およ
び期間Ｇ２の開始を行う。以下、これらの動作を
BLK０，３に対する書き込みが終了するまで繰
り返すことにより、イメージ・メモリへの直線Ｌ
のパターン・データの書き込みが完了する。
０への書き込みパターン・データを生成し、生成
完了と同時にBLK２，０への同データの書き込
みを開始する。この書き込みは期間Ｔ０において
行なわれる。この書き込み開始と同時に、
CONT１はBLK１，１への書き込みパターン・
データの生成を開始する。この生成は期間Ｇ１に
おいて行なわれる。ここで、期間Ｇ１において生
成されたパターン・データのBLK１，１への書
き込みは、期間Ｔ０が終了するまでは開始でき
ず。CONT１は、期間Ｇ１の終了から期間Ｔ０
の終了までの間待たされる。その後、期間Ｔ０の
終了と同時に、CONT１は期間Ｔ１の開始およ
び期間Ｇ２の開始を行う。以下、これらの動作を
BLK０，３に対する書き込みが終了するまで繰
り返すことにより、イメージ・メモリへの直線Ｌ
のパターン・データの書き込みが完了する。
このように従来装置においては、文字、図形等
の表示のために、イメージ・メモリの複数個の
BLKに対して連続的にパターン・データの書き
込みを行う場合、ここれら各BLKに書き込まれ
るべきパターン・データの生成が如何に高速に行
なわれようとも、あるBLKへの書き込みは直前
に開始された他ブロツクへの書き込みサイクルが
終了する時点まで常に待たされる。このため、従
来装置においては、各ブロツクへ書き込まれるべ
きパターン・データの高速な生成に相応した、高
速な表示が行なえないという欠点があつた。ま
た、イメージ・メモリからの読み出しの場合にも
同様の欠点があつた。
の表示のために、イメージ・メモリの複数個の
BLKに対して連続的にパターン・データの書き
込みを行う場合、ここれら各BLKに書き込まれ
るべきパターン・データの生成が如何に高速に行
なわれようとも、あるBLKへの書き込みは直前
に開始された他ブロツクへの書き込みサイクルが
終了する時点まで常に待たされる。このため、従
来装置においては、各ブロツクへ書き込まれるべ
きパターン・データの高速な生成に相応した、高
速な表示が行なえないという欠点があつた。ま
た、イメージ・メモリからの読み出しの場合にも
同様の欠点があつた。
本発明の目的は、従来装置におけるこのような
欠点をなくし、イメージ・メモリへのアクセスに
関する一般的性質を有効に利用することによつ
て、文字、図形等の高速表示が可能な表示装置を
実現しようとするものである。
欠点をなくし、イメージ・メモリへのアクセスに
関する一般的性質を有効に利用することによつ
て、文字、図形等の高速表示が可能な表示装置を
実現しようとするものである。
本発明に係る装置は、イメージ・メモリを各々
独立にアクセス可能な４個のメモリ・モジユール
で構成するとともに、イメージ・メモリ内の任意
の連結する２つのBLKを相異なるメモリ・モジ
ユールに格納し得るようなアドレス変換機構を具
備する点に特徴がある。
独立にアクセス可能な４個のメモリ・モジユール
で構成するとともに、イメージ・メモリ内の任意
の連結する２つのBLKを相異なるメモリ・モジ
ユールに格納し得るようなアドレス変換機構を具
備する点に特徴がある。
第６図は、本発明に係る装置の一例を示す構成
ブロツク図である。図において、２ａ，２ｂ，２
ｃおよび２ｄは、１つのイメージ・メモリ２を構
成している４個のメモリ・モジユール（以下各々
MM0，MM1，MM2，MM3と略する）で、各々
の詳細構造は第２図と同様である。９はアウドレ
ス変換機構（以下ADRCと略する）で、CONT
１とバスADDRを介して接続されている。MM0，
MM1，MM2，MM3は、いずれも、CONT１に
バスDATA及びバスRWCBを介して接続され、
また、ADRC９とは、アドレス・バス（MADR）
及び信号線MSELを介して接続されている。ここ
で信号線MSELは、各MM0２ａ〜MM3２ｄのう
ちの１つを選択するための情報が、ADRC９か
ら伝送され、また、バスMADRは、MSEL上の
信号によつて選択されたメモリ・モジユール内の
BLKの位置情報が、ADRC９から伝送される。
ブロツク図である。図において、２ａ，２ｂ，２
ｃおよび２ｄは、１つのイメージ・メモリ２を構
成している４個のメモリ・モジユール（以下各々
MM0，MM1，MM2，MM3と略する）で、各々
の詳細構造は第２図と同様である。９はアウドレ
ス変換機構（以下ADRCと略する）で、CONT
１とバスADDRを介して接続されている。MM0，
MM1，MM2，MM3は、いずれも、CONT１に
バスDATA及びバスRWCBを介して接続され、
また、ADRC９とは、アドレス・バス（MADR）
及び信号線MSELを介して接続されている。ここ
で信号線MSELは、各MM0２ａ〜MM3２ｄのう
ちの１つを選択するための情報が、ADRC９か
ら伝送され、また、バスMADRは、MSEL上の
信号によつて選択されたメモリ・モジユール内の
BLKの位置情報が、ADRC９から伝送される。
各MM0２ａ〜MM3２ｄのアクセス単位は、
BLKであつて、イメージ・メモリ内の任意の
BLK，BLK（ｉ，ｊ）（ｉ＝０，１……，Ｒ−
１；ｊ＝０，１……，Ｓ−１）は、次の(4)式、(5)
式で決定されるメモリ・モジユールMMp内のア
ドレスｇに格納されている。
BLKであつて、イメージ・メモリ内の任意の
BLK，BLK（ｉ，ｊ）（ｉ＝０，１……，Ｒ−
１；ｊ＝０，１……，Ｓ−１）は、次の(4)式、(5)
式で決定されるメモリ・モジユールMMp内のア
ドレスｇに格納されている。
ｐ＝（2i＋ｊ）４ ……(4)
ｇ＝（ｉ／２）・｛（Ｓ＋１）／２｝＋ｊ／２
……(5) ただし“／”および“／”はそれぞれ整数の商
および余りを表わしている。
……(5) ただし“／”および“／”はそれぞれ整数の商
および余りを表わしている。
(4)式に従つて、イメージ・メモリ内の各BLK
にメモリ・モジユールを割り当てることによつ
て、イメージ・メモリ内の任意の連結する２つの
BLKは必ず、相異なるメモリ・モジユールに格
納されることとなる。
にメモリ・モジユールを割り当てることによつ
て、イメージ・メモリ内の任意の連結する２つの
BLKは必ず、相異なるメモリ・モジユールに格
納されることとなる。
ADRC９は、CONT１よりイメージ・メモリ
２内のあるBLKのアドレス（ｉ，ｊ）をバス
ADDRを通して受け取り、(4)式および(5)式に従
つてｐおよびｇを算出し、その結果、BLK（ｉ，
ｊ）が格納されているメモリ・モジユールMMp
を選択する情報を、信号線MSEL上に送出し、か
つBLK（ｉ，ｊ）のMMp内でのアドレスｇをバ
スMADR上に送出する。
２内のあるBLKのアドレス（ｉ，ｊ）をバス
ADDRを通して受け取り、(4)式および(5)式に従
つてｐおよびｇを算出し、その結果、BLK（ｉ，
ｊ）が格納されているメモリ・モジユールMMp
を選択する情報を、信号線MSEL上に送出し、か
つBLK（ｉ，ｊ）のMMp内でのアドレスｇをバ
スMADR上に送出する。
第７図は、(4)式および(5)式の計算の一具体例と
して、Ｒ＝４，Ｓ＝４であるようなイメージ・メ
モリにおけ各BLKのｐおよびｇの値を示す図で
ある。
して、Ｒ＝４，Ｓ＝４であるようなイメージ・メ
モリにおけ各BLKのｐおよびｇの値を示す図で
ある。
〔本発明の動作〕
このように構成した装置の動作を、第４図に示
される直線Ｌのパターン・データをイメージ・メ
モリに書き込む場合を例にとつて、次に第８図の
動作タイミング・チヤートを参照しながら説明す
る。
される直線Ｌのパターン・データをイメージ・メ
モリに書き込む場合を例にとつて、次に第８図の
動作タイミング・チヤートを参照しながら説明す
る。
第８図イ，ハ，ホ，トにおいて、期間Ｇ４，Ｇ
５，Ｇ６，Ｇ７は、CONT１がBLK２，０、
BLK１，１、BLK１，２およびBLK０，３にそ
れぞれ書き込むべきパターン・データを生成する
期間であり、第８図ロ，ニ，ヘ，チにおいて、期
間Ｔ４，Ｔ５，Ｔ６，Ｔ７は、それぞれ、BLK
２，０，BLK１，１、BLK１，２、BLK０，３
へのパターン・データの書き込みに要する期間で
ある。
５，Ｇ６，Ｇ７は、CONT１がBLK２，０、
BLK１，１、BLK１，２およびBLK０，３にそ
れぞれ書き込むべきパターン・データを生成する
期間であり、第８図ロ，ニ，ヘ，チにおいて、期
間Ｔ４，Ｔ５，Ｔ６，Ｔ７は、それぞれ、BLK
２，０，BLK１，１、BLK１，２、BLK０，３
へのパターン・データの書き込みに要する期間で
ある。
まず、期間Ｇ４において、CONH１はBLK２，
０に書き込むべきパターン・データの生成を行
い、それをバスDATAに送出する。同時に
CONT１は、バスADDRを通してADRC９に
BLKのアドレス２，０を送出する。ADRC９は、
前記(4)式および(5)式に従つてｐ＝０、ｇ＝２を算
出し、信号線MSELには、MM0２ａを選択する
情報を、バスMADRには、MM0２ａのアドレス
ｇ＝２を送出する。その後、CONT１がバス
RWCBを通してMM0２ａに書き込み要求を出す
ことにより、BLK２，０の書き込みサイクルＴ
４が開始される。
０に書き込むべきパターン・データの生成を行
い、それをバスDATAに送出する。同時に
CONT１は、バスADDRを通してADRC９に
BLKのアドレス２，０を送出する。ADRC９は、
前記(4)式および(5)式に従つてｐ＝０、ｇ＝２を算
出し、信号線MSELには、MM0２ａを選択する
情報を、バスMADRには、MM0２ａのアドレス
ｇ＝２を送出する。その後、CONT１がバス
RWCBを通してMM0２ａに書き込み要求を出す
ことにより、BLK２，０の書き込みサイクルＴ
４が開始される。
CONT１は、期間Ｔ４の開始と同時に、BLK
１，１に書き込むべきパターン・データの生成
（期間Ｇ５）を開始し、生成完了後上記と同様の
手順によつて、MM3２ｄのアドレスｇ＝０に対
する書き込みを開始する。この時、MM3２ｄは、
MM0２ａとは独立にアクセスすることが可能で
あるために、BLK１，１へのパターン・データ
の書き込みに関しては、BLK２，０の書き込み
サイクルの終了を待つ必要がない。
１，１に書き込むべきパターン・データの生成
（期間Ｇ５）を開始し、生成完了後上記と同様の
手順によつて、MM3２ｄのアドレスｇ＝０に対
する書き込みを開始する。この時、MM3２ｄは、
MM0２ａとは独立にアクセスすることが可能で
あるために、BLK１，１へのパターン・データ
の書き込みに関しては、BLK２，０の書き込み
サイクルの終了を待つ必要がない。
次にBLK１，１への書き込みサイクルＴ５の
開始と同時にCONT１は、期間Ｇ６における
BLK１，２へのパターン・データの生成を開始
する。生成完了後、上記と同様の手順によつて
MM0２ａのアドレスｇ＝１に対して書き込みを
開始するが、この時、期間Ｔ４の終了を待つ必要
が生じる。しかし、この待ち時間は、従来装置に
おいて常に発生した待ち時間に比べて短かくなつ
ている。
開始と同時にCONT１は、期間Ｇ６における
BLK１，２へのパターン・データの生成を開始
する。生成完了後、上記と同様の手順によつて
MM0２ａのアドレスｇ＝１に対して書き込みを
開始するが、この時、期間Ｔ４の終了を待つ必要
が生じる。しかし、この待ち時間は、従来装置に
おいて常に発生した待ち時間に比べて短かくなつ
ている。
これらの動作をBLK０，３に対するパター
ン・データの書き込みが完了するまで繰り返す。
ン・データの書き込みが完了するまで繰り返す。
以上説明したように、本発明に係る装置によれ
ば、連結した複数個のブロツクに対する連続アク
セスにおいて、あるBLKに対する書き込みの開
始が直前に開始された書き込みサイクルの終了を
待つ必要がなくなるか、または待つ必要がある場
合にもその待ち時間が従来に比べて短かくなり、
文字、図形等の表示及び操作を従来装置に比べて
高速に行うことができる。なお、これらの効果
は、複数個の連結したBLKか連続的にパター
ン・データを読み出す場合にも有効である。
ば、連結した複数個のブロツクに対する連続アク
セスにおいて、あるBLKに対する書き込みの開
始が直前に開始された書き込みサイクルの終了を
待つ必要がなくなるか、または待つ必要がある場
合にもその待ち時間が従来に比べて短かくなり、
文字、図形等の表示及び操作を従来装置に比べて
高速に行うことができる。なお、これらの効果
は、複数個の連結したBLKか連続的にパター
ン・データを読み出す場合にも有効である。
第１図は従来の表示装置の一例を示す構成ブロ
ツク図、第２図は第１図装置において、メモリ・
モジユールの詳細な構成を示すブロツク図、第３
図はイメージ・メモリの２次元ビツト配列を格子
状に区分した一例を示す模式図、第４図は特定の
イメージ・メモリに直線のパターン・データが格
納されている状態を示す説明図、第５図は、第４
図の直線のパターン、データをイメージ・メモリ
に書き込む時の従来装置におけるタイミング・チ
ヤート、第６図は本発明に係る装置の一例を示す
構成ブロツク図、第７図は特定のイメージ・メモ
リにおいて各BLKに対するメモリ・モジユール
割り付けと各メモリ・モジユール内のアドレス割
り付けを示す図、第８図は本発明装置において、
第４図の直線のパターン・データをイメージ・メ
モリに書き込む時のタイミング・チヤートであ
る。 １…制御装置（CONT）、２…メモリ・モジユ
ール（MM）、３…表示制御装置（DC）、４…表
示手段（CRT）、５…メモリ部、６…メモリ・ア
ドレス・レジスタ（MAR）、７…メモリ・バツ
フア・レジスタ（MBR）、８…読み書き制御回
路（RWC）、９…アドレス変換機構（ADRC）。
ツク図、第２図は第１図装置において、メモリ・
モジユールの詳細な構成を示すブロツク図、第３
図はイメージ・メモリの２次元ビツト配列を格子
状に区分した一例を示す模式図、第４図は特定の
イメージ・メモリに直線のパターン・データが格
納されている状態を示す説明図、第５図は、第４
図の直線のパターン、データをイメージ・メモリ
に書き込む時の従来装置におけるタイミング・チ
ヤート、第６図は本発明に係る装置の一例を示す
構成ブロツク図、第７図は特定のイメージ・メモ
リにおいて各BLKに対するメモリ・モジユール
割り付けと各メモリ・モジユール内のアドレス割
り付けを示す図、第８図は本発明装置において、
第４図の直線のパターン・データをイメージ・メ
モリに書き込む時のタイミング・チヤートであ
る。 １…制御装置（CONT）、２…メモリ・モジユ
ール（MM）、３…表示制御装置（DC）、４…表
示手段（CRT）、５…メモリ部、６…メモリ・ア
ドレス・レジスタ（MAR）、７…メモリ・バツ
フア・レジスタ（MBR）、８…読み書き制御回
路（RWC）、９…アドレス変換機構（ADRC）。
Claims (1)
- 【特許請求の範囲】 １ 表示画面上の画素配列と２次元的に対応した
ビツト配列構造を有し、前記２次元ビツト配列を
格子上に等区分して得られる矩形ビツト配列であ
つて、しかもその各々に属するビツトが他の矩形
ビツト配列に属することのない矩形ビツト配列を
アクセス単位とするイメージ・メモリと、このイ
メージ・メモリの内容を前記矩形ビツト配列単位
で編集する制御装置とを含んで構成され、表示画
面上に文字、図形等を表示する表示装置におい
て、 前記イメージ・メモリを各々独立にアクセス可
能な４個のメモリ・モジユールで構成するととも
に、 前記制御装置と前記イメージ・メモリとの間に
表示画面上で連結する位置関係にある任意の２つ
の前記矩形ビツト配列を前記４個のメモリ・モジ
ユールの相異なるメモリ・モジユールにそれぞれ
格納させ、且つこの格納を各々の前記矩形ビツト
配列に属する全てのビツトが同一の前記メモリ・
モジユールに格納されるように行なうためのアド
レス装置を設けたことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059111A JPS58176685A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059111A JPS58176685A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176685A JPS58176685A (ja) | 1983-10-17 |
| JPS6348355B2 true JPS6348355B2 (ja) | 1988-09-28 |
Family
ID=13103870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059111A Granted JPS58176685A (ja) | 1982-04-09 | 1982-04-09 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176685A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11579231B2 (en) | 2021-01-08 | 2023-02-14 | Fujifilm Healthcare Corporation | Magnetic resonance imaging apparatus, image processing apparatus, and phase correcting method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5216935A (en) * | 1975-07-30 | 1977-02-08 | Hitachi Ltd | Memory system |
-
1982
- 1982-04-09 JP JP57059111A patent/JPS58176685A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11579231B2 (en) | 2021-01-08 | 2023-02-14 | Fujifilm Healthcare Corporation | Magnetic resonance imaging apparatus, image processing apparatus, and phase correcting method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58176685A (ja) | 1983-10-17 |
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