JPS6012719B2 - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JPS6012719B2 JPS6012719B2 JP51067357A JP6735776A JPS6012719B2 JP S6012719 B2 JPS6012719 B2 JP S6012719B2 JP 51067357 A JP51067357 A JP 51067357A JP 6735776 A JP6735776 A JP 6735776A JP S6012719 B2 JPS6012719 B2 JP S6012719B2
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- JP
- Japan
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- transistor
- circuit
- constant current
- sample
- hold circuit
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Description
【発明の詳細な説明】
本発明はサンプルホールド回路に関し、特にホールド用
コンデンサへの電荷の充電、放電特性を揃えることがで
きるサンプルホールド回路に関するものである。
コンデンサへの電荷の充電、放電特性を揃えることがで
きるサンプルホールド回路に関するものである。
従来のサンプルホールド回路を第１図に示し説明すると
、図において１は入力電圧Ｅｉが印加される入力端子、
２は出力電圧Ｅｏが得られる出力端子、３はゲートトリ
ガ電圧ＥＧが印加されるゲートトリガ端子である。
、図において１は入力電圧Ｅｉが印加される入力端子、
２は出力電圧Ｅｏが得られる出力端子、３はゲートトリ
ガ電圧ＥＧが印加されるゲートトリガ端子である。
Ｑ，〜Ｑ２は同極性のトランジスタで、トランジスタＱ
，のコレクタはトランジスタＱ２のェミッタと共通接続
されて入力端子１に接続され、トランジスタＱ・のェミ
ツタはトランジスタＱ２のコレクタと共通接続されて出
力端子２に接続されると共にホールド用コンデンサｃを
介して接地され、トランジスタＱ，〜Ｑ２のベースはそ
れぞれ抵抗Ｒ，，Ｒ２を介してゲートトリガ端子３に接
続されている。ここでホールド用コンデンサｃは、ゲー
トトリガ端子３に電圧が印加される時点の入力電圧Ｅｉ
の値を記憶するためのコンデンサである。第２図は第１
図の動作を説明するための波形図を示し、横軸に時間ｔ
をとり、縦軸には入力電圧Ｅｉ、ゲートトリガ電圧ＢＧ
、出力電圧Ｅｏを示したものであり、以下その動作を説
明する。
，のコレクタはトランジスタＱ２のェミッタと共通接続
されて入力端子１に接続され、トランジスタＱ・のェミ
ツタはトランジスタＱ２のコレクタと共通接続されて出
力端子２に接続されると共にホールド用コンデンサｃを
介して接地され、トランジスタＱ，〜Ｑ２のベースはそ
れぞれ抵抗Ｒ，，Ｒ２を介してゲートトリガ端子３に接
続されている。ここでホールド用コンデンサｃは、ゲー
トトリガ端子３に電圧が印加される時点の入力電圧Ｅｉ
の値を記憶するためのコンデンサである。第２図は第１
図の動作を説明するための波形図を示し、横軸に時間ｔ
をとり、縦軸には入力電圧Ｅｉ、ゲートトリガ電圧ＢＧ
、出力電圧Ｅｏを示したものであり、以下その動作を説
明する。
０ まず、時間ｔ＝ｔｏでは各信号が全く印加されず出
力電圧ＥｏはＥｏ＝０の状態となり、時間ｔ＝ｔ，で入
力電圧Ｅｉ＝Ｅ，が印加され、つぎに時間△ｔ，＝ら〜
【３の間ゲートトリガ電圧ＥＧ＝ＥＢが印加されると、
トランジスタＱ，がオンとなる。
力電圧ＥｏはＥｏ＝０の状態となり、時間ｔ＝ｔ，で入
力電圧Ｅｉ＝Ｅ，が印加され、つぎに時間△ｔ，＝ら〜
【３の間ゲートトリガ電圧ＥＧ＝ＥＢが印加されると、
トランジスタＱ，がオンとなる。
このときタトランジスタＱ２もオンとなり、コレクタ電
流は流れるが、逆電流増幅率は低くトランジスタＱ，に
流れるコレクタ電流に比べて無視できる程小さいものと
する。さて、トランジスタＱ，がオンして、非飽和領域
で動作するとき、下記（１’式が成立する。ただし、ト
ランジスタＱ．のコレクタ・エミツタ間ダイナミックレ
ンジにおいて、飽和領域は狭くて、非飽和領域に比べて
無視できるほど小さいものとする。
流は流れるが、逆電流増幅率は低くトランジスタＱ，に
流れるコレクタ電流に比べて無視できる程小さいものと
する。さて、トランジスタＱ，がオンして、非飽和領域
で動作するとき、下記（１’式が成立する。ただし、ト
ランジスタＱ．のコレクタ・エミツタ間ダイナミックレ
ンジにおいて、飽和領域は狭くて、非飽和領域に比べて
無視できるほど小さいものとする。
ＥＢ＝Ｅ。
十ｖ肌十母・芸 ・・・・・・・・仙ただしＶＢＥ，
はトランジスタＱ，のベース・ヱミッタ順方向電圧、ｈ
ＦＥ，はトランジスタＱ，の電流増幅率である。｛１｝
式より出力電圧Ｅｏは下記（２）式の如くなりＥ。
はトランジスタＱ，のベース・ヱミッタ順方向電圧、ｈ
ＦＥ，はトランジスタＱ，の電流増幅率である。｛１｝
式より出力電圧Ｅｏは下記（２）式の如くなりＥ。
＝（ＥＢ−Ｖ脚）（１−ｅ器．ｔ）．．側時間の経過と
共に指数関数的に上昇し、△ｔ，》ＣＲ，／ｈＦ８，の
とき‘２）式においてＥｏこＥｉとなる。
共に指数関数的に上昇し、△ｔ，》ＣＲ，／ｈＦ８，の
とき‘２）式においてＥｏこＥｉとなる。
そして時間ｔ＝ｔ４で入力電圧Ｅｊ＝０が印狐され、つ
ぎに時間△ｔ２＝ら〜ｔ６の間ゲートトリガ電圧Ｅｃ＝
Ｅ８が印加されると、トランジスタＱ２がオンになる。
ぎに時間△ｔ２＝ら〜ｔ６の間ゲートトリガ電圧Ｅｃ＝
Ｅ８が印加されると、トランジスタＱ２がオンになる。
このとき、トランジスタＱ，もオンとなり、コレクタ電
流は流れるが、逆電流増幅率は低くトランジスタＱ２に
流れる電流に比して無視できる程小さいものとする。さ
て、トランジスタＱ２がオンして、非飽和領域で動作す
るとき、下記糊式が成立する。ただし、トランジスタＱ
２のコレクタ・エミツタ間ダイナミックレンジにおいて
、飽和領域は狭くて、非飽和領域に比べて無視できるほ
ど小さいものとする。
流は流れるが、逆電流増幅率は低くトランジスタＱ２に
流れる電流に比して無視できる程小さいものとする。さ
て、トランジスタＱ２がオンして、非飽和領域で動作す
るとき、下記糊式が成立する。ただし、トランジスタＱ
２のコレクタ・エミツタ間ダイナミックレンジにおいて
、飽和領域は狭くて、非飽和領域に比べて無視できるほ
ど小さいものとする。
Ｅ。
＝一言′旧Ｂ・ＶＢ軸）‐ｈＦ既‐ｄｔＲ２ＬｏＢ−Ｖ
ＢＥ２２・ｈｐＥ２．ｔ ……【３）＝
ＣＲ２ただし、ＶＢ８２はトランジスタＱ２のベース
・エミッタ順方向電圧、ｈＦＥ２はトランジスタＱ２の
電流増幅率である。
ＢＥ２２・ｈｐＥ２．ｔ ……【３）＝
ＣＲ２ただし、ＶＢ８２はトランジスタＱ２のベース
・エミッタ順方向電圧、ｈＦＥ２はトランジスタＱ２の
電流増幅率である。
【３’式より出力電圧Ｅｏは直線的に下降し、 ４
Ｅｏ・Ｒ２Ｃ△ら＞（ＥＢ−ＶＢ耳２）‐ｈＦＥ２ 時Ｅｏ；０となる。
Ｅｏ・Ｒ２Ｃ△ら＞（ＥＢ−ＶＢ耳２）‐ｈＦＥ２ 時Ｅｏ；０となる。
しかしながら、従来のサンプルホールド回路においては
、前述したように、ホールド用コンデンサへの充電時は
指数関数的に上昇し、放電時は直線的に下降し、各々の
特性が異なるという欠点があった。
、前述したように、ホールド用コンデンサへの充電時は
指数関数的に上昇し、放電時は直線的に下降し、各々の
特性が異なるという欠点があった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべ〈なされたもので、その目的
は簡単な構成によって、ホールド用コンデンサの充電時
、放電時共に直線的な特性を有するサンプルホールド回
路を実現することができ、また、充電時、放電時共に直
線的に上昇、下降させることができ、ホールド用コンデ
ンサへの電荷の充電、放電特性を揃えることができると
共に、上昇、下降時の直線部の煩斜を任意の値に設定す
ることができ、かつ立上り、立下り傾斜角度の精度を大
きく増大することができるサンプルホールド回路を提供
することにある。
共にかかる欠点を除去すべ〈なされたもので、その目的
は簡単な構成によって、ホールド用コンデンサの充電時
、放電時共に直線的な特性を有するサンプルホールド回
路を実現することができ、また、充電時、放電時共に直
線的に上昇、下降させることができ、ホールド用コンデ
ンサへの電荷の充電、放電特性を揃えることができると
共に、上昇、下降時の直線部の煩斜を任意の値に設定す
ることができ、かつ立上り、立下り傾斜角度の精度を大
きく増大することができるサンプルホールド回路を提供
することにある。
このような目的を達成するため、本発明は、スイッチン
グ用トランジスタの各々のベースを、それぞれ時間的に
同期して動作しかっ上記スイッチング用トランジスタと
逆極性のトランジスタで構成されるカレントミラー回路
からなる定電流回路の電流流出（流入）端子に接続し、
かつ前記定電流回路をゲートトリガ源の出力によって制
御せしめるようになし、前記ホールド用コンデンサの充
電時、放電時共に直線的に上昇・下降する特性を得るよ
うにしたものである。
グ用トランジスタの各々のベースを、それぞれ時間的に
同期して動作しかっ上記スイッチング用トランジスタと
逆極性のトランジスタで構成されるカレントミラー回路
からなる定電流回路の電流流出（流入）端子に接続し、
かつ前記定電流回路をゲートトリガ源の出力によって制
御せしめるようになし、前記ホールド用コンデンサの充
電時、放電時共に直線的に上昇・下降する特性を得るよ
うにしたものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第３図は本発明によるサンプルホールド回路の一実施例
を示す回路図である。第３図において第１図と同一符号
のものは相当部分を示し、Ｑ３，ＱはＰＮＰ形のトラン
ジスタで、これらはそれぞれ時間的に全く同期して動作
するＰＮＰ形のトランジスタで構成されるカレントミラ
ー回路からなる定電流回路にＣＣを構成している。Ｒ３
は定電流回路ＣＣＣの定電流を決定する抵抗である。そ
してトランジスタＱ３，Ｑ４のェミツタは共通接続され
、その後続点は負極側を接地した定電流回路用電源ＥＢ
の正極側に接続され、トランジスタＱ３のコレクタはベ
ースおよびトランジスタＱのベースに接続され、その接
続点は抵抗Ｒ３を介して定電流回路を共通に駆動するゲ
ートトリガ電圧Ｅｃ′が印加する端子３に接続されてい
る。またトラソジスタＱ４のコレクタ（定電流回路の電
流流出（流入）端子）はそれぞれスイッチング用トラン
ジスタＱ．およびＱ２のベースに接続されている。つぎ
にこの第３図に示す実施例の動作を第４図を参照して説
明する。第４図は第３図の動作を説５明するための波形
図で、横軸に時間ｔをとり、縦軸には入力電圧Ｅｉ、ゲ
ートトリガ電圧ＥＧ′、出力電圧Ｅｏを示したものであ
る。まず、時間ｔ＝ｔｏではゲートトリガ電圧（信号）
ＢＧ′＝ＥＢが印加されるため定電流回路ＣＣＣＺを構
成するトランジスタＱ，Ｑ４がオフとなり、またスイッ
チング用トランジスタＱ，，Ｑ２もオフとなり、第４図
に示すように入力電圧Ｅｉ＝０および出力電圧Ｅｏ＝０
の状態となる。
を示す回路図である。第３図において第１図と同一符号
のものは相当部分を示し、Ｑ３，ＱはＰＮＰ形のトラン
ジスタで、これらはそれぞれ時間的に全く同期して動作
するＰＮＰ形のトランジスタで構成されるカレントミラ
ー回路からなる定電流回路にＣＣを構成している。Ｒ３
は定電流回路ＣＣＣの定電流を決定する抵抗である。そ
してトランジスタＱ３，Ｑ４のェミツタは共通接続され
、その後続点は負極側を接地した定電流回路用電源ＥＢ
の正極側に接続され、トランジスタＱ３のコレクタはベ
ースおよびトランジスタＱのベースに接続され、その接
続点は抵抗Ｒ３を介して定電流回路を共通に駆動するゲ
ートトリガ電圧Ｅｃ′が印加する端子３に接続されてい
る。またトラソジスタＱ４のコレクタ（定電流回路の電
流流出（流入）端子）はそれぞれスイッチング用トラン
ジスタＱ．およびＱ２のベースに接続されている。つぎ
にこの第３図に示す実施例の動作を第４図を参照して説
明する。第４図は第３図の動作を説５明するための波形
図で、横軸に時間ｔをとり、縦軸には入力電圧Ｅｉ、ゲ
ートトリガ電圧ＥＧ′、出力電圧Ｅｏを示したものであ
る。まず、時間ｔ＝ｔｏではゲートトリガ電圧（信号）
ＢＧ′＝ＥＢが印加されるため定電流回路ＣＣＣＺを構
成するトランジスタＱ，Ｑ４がオフとなり、またスイッ
チング用トランジスタＱ，，Ｑ２もオフとなり、第４図
に示すように入力電圧Ｅｉ＝０および出力電圧Ｅｏ＝０
の状態となる。
そして時間ｔ＝Ｌで入力電圧Ｅｉ＝Ｅ，が印放され、つ
ぎに時間Ｚ△ｔ，Ｆｔ２〜ｔ３の間ゲートトリガ電圧Ｅ
ｃ′＝０が印加されると、トランジスタＱ，がオンとな
る。このときトランジスタＱ２もオンとなりコレクタ電
流は流れるが、逆電流増幅率は低くトランジスタＱ，に
流れるコレクタ電流に比して無視できる程２小さし、も
のとする。さてトランジスタＱ，がオンすると下記‘４
｝式が成立し、Ｅ。
ぎに時間Ｚ△ｔ，Ｆｔ２〜ｔ３の間ゲートトリガ電圧Ｅ
ｃ′＝０が印加されると、トランジスタＱ，がオンとな
る。このときトランジスタＱ２もオンとなりコレクタ電
流は流れるが、逆電流増幅率は低くトランジスタＱ，に
流れるコレクタ電流に比して無視できる程２小さし、も
のとする。さてトランジスタＱ，がオンすると下記‘４
｝式が成立し、Ｅ。
＝き′のＢ−ＶＢ的）‐ｈＦ軸‐学‐ｄｔＲ３伍。
−Ｖ粥３）‐ｈＦ鯉‐竿‐ｔ …イ４’＝ ＣＲ
３ただし、ＶＢＥ３はトランジスタＱ３のベース・エミ
ッ外腰方向電圧、Ａ，，Ａ２はトランジスタＱ，Ｑのコ
レクタ面積であり、ｈＦＢ４はトランジスタＱの電流増
幅率である。
３ただし、ＶＢＥ３はトランジスタＱ３のベース・エミ
ッ外腰方向電圧、Ａ，，Ａ２はトランジスタＱ，Ｑのコ
レクタ面積であり、ｈＦＢ４はトランジスタＱの電流増
幅率である。
（４ー式より出力電圧Ｅｏは直線的に上昇し、．Ａ．△
ち＞伍８≦等量毒ｈＦ８４Ａ２ のときＥｏ二Ｅ，となる。
ち＞伍８≦等量毒ｈＦ８４Ａ２ のときＥｏ二Ｅ，となる。
そして時間ｔ＝ｔ４で入力電圧Ｅｊ＝０が印加され、つ
ぎに時間△ｔ２＝ら〜ｔ６の間ゲートトリガ電圧ＥＧ′
＝ＥＢが印加されると、トランジスタＱ２がオンとなる
。
ぎに時間△ｔ２＝ら〜ｔ６の間ゲートトリガ電圧ＥＧ′
＝ＥＢが印加されると、トランジスタＱ２がオンとなる
。
このときトランジスタＱ，もオンとなりコレクタ電流は
流れるが、逆電流増幅率は低くトランジスタＱ２に流れ
るコレクタ電流に比較して無視できる程小さいものとす
る。さてトランジスタＱ２がオンすると下記｛５１式が
成立し、Ｅ。：−を■−ＶＢ８３）‐岬‐斧‐ｄｔＲ３ −の８−Ｖ肌３）‐ｈ砲４‐竿‐ｔ …イ８一
ＣＲ３ただし、Ａ３はトランジスタＱのコレク・タ面積
である。
流れるが、逆電流増幅率は低くトランジスタＱ２に流れ
るコレクタ電流に比較して無視できる程小さいものとす
る。さてトランジスタＱ２がオンすると下記｛５１式が
成立し、Ｅ。：−を■−ＶＢ８３）‐岬‐斧‐ｄｔＲ３ −の８−Ｖ肌３）‐ｈ砲４‐竿‐ｔ …イ８一
ＣＲ３ただし、Ａ３はトランジスタＱのコレク・タ面積
である。
【５１式より出力電圧Ｅｏは直線的に下降し、Ｅｏ．Ｒ
３Ｃ△ら＞（ＥＢ−Ｖ班３）‐ｈ斑４‐会室 のときＥｏ二０となる。
３Ｃ△ら＞（ＥＢ−Ｖ班３）‐ｈ斑４‐会室 のときＥｏ二０となる。
前述したところから明らかなように、本発明によるサン
プルホールド回路は、充電時、放電時共に直線的に上昇
、下降させることができ、その立上り、立下り特性を揃
えることができる。
プルホールド回路は、充電時、放電時共に直線的に上昇
、下降させることができ、その立上り、立下り特性を揃
えることができる。
また上昇、下降時の直線部の煩斜はトランジスタＱ３，
Ｑのコレクタ面積比Ａ，．Ａ２，Ａ３を選ぶことにより
任意の値に設定することができる。つぎに、本発明によ
るサンプルホールド回路を半導体集積回路で構成する場
合について説明する。この場合には定電流回路ＣＣＣの
定電流を決定する抵抗Ｒ３をピンチ抵抗で構成する。こ
こでピンチ抵抗の抵抗値は電流増幅率に略比例するので
、前記■式、｛５１式から明らかなようにトランジスタ
の電流増幅率の値と打ち消し合い、立上り、立下り額斜
角度の精度を大きく増大することができる。以上本発明
をスイッチング用トランジスタＱ．，Ｑ２としてＮＰＮ
トランジスタを用い、また、定電流回路ＣＣＣのトラン
ジスタＱ３，ＱとしてＰＮＰトランジスタを用いた場合
を例にとって説明したが、スイッチング用トランジスタ
Ｑ，，Ｑ２にＰＮＰトランジスタを用いることもでき、
この場合には定電流回路ＣＣＣのトランジスタＱ３，Ｑ
４はタＮＰＮトランジスタを用い、スイッチングトラン
ジスタと定電流回路のトランジス外ま逆極性のトランジ
スタで構成することもできる。
Ｑのコレクタ面積比Ａ，．Ａ２，Ａ３を選ぶことにより
任意の値に設定することができる。つぎに、本発明によ
るサンプルホールド回路を半導体集積回路で構成する場
合について説明する。この場合には定電流回路ＣＣＣの
定電流を決定する抵抗Ｒ３をピンチ抵抗で構成する。こ
こでピンチ抵抗の抵抗値は電流増幅率に略比例するので
、前記■式、｛５１式から明らかなようにトランジスタ
の電流増幅率の値と打ち消し合い、立上り、立下り額斜
角度の精度を大きく増大することができる。以上本発明
をスイッチング用トランジスタＱ．，Ｑ２としてＮＰＮ
トランジスタを用い、また、定電流回路ＣＣＣのトラン
ジスタＱ３，ＱとしてＰＮＰトランジスタを用いた場合
を例にとって説明したが、スイッチング用トランジスタ
Ｑ，，Ｑ２にＰＮＰトランジスタを用いることもでき、
この場合には定電流回路ＣＣＣのトランジスタＱ３，Ｑ
４はタＮＰＮトランジスタを用い、スイッチングトラン
ジスタと定電流回路のトランジス外ま逆極性のトランジ
スタで構成することもできる。
以上説明したように、本発明によればト複雑な手段を用
いることなく、スイッチング用トランジ０スタの極性と
は逆樋性のトランジスタで構成されるカレントミラー回
路からなりそれぞれ時間的に同期して動作する定電流回
路をゲートトリガ源の出力によって制御するようにした
簡単な構成によってホールド用コンデンサの充電時、放
電時共に直線的な特性を有するサンプルホールド回路を
実現することができるので、実用上の効果は極めて大で
ある。また充電時、放電時共に直線的に上昇、下降させ
ることができ、ホールド用コンデンサへの電荷の充電、
放電特性を揃えることができると共に、上昇、下降時の
直線部の傾斜を任意の値に設定することができ、かつ立
上り、立下り傾斜角度の精度を大きくすることができる
という点においても極めて有効であり、民生用および工
業用の各種電子回路に用いて顕著な効果を発燈する。
いることなく、スイッチング用トランジ０スタの極性と
は逆樋性のトランジスタで構成されるカレントミラー回
路からなりそれぞれ時間的に同期して動作する定電流回
路をゲートトリガ源の出力によって制御するようにした
簡単な構成によってホールド用コンデンサの充電時、放
電時共に直線的な特性を有するサンプルホールド回路を
実現することができるので、実用上の効果は極めて大で
ある。また充電時、放電時共に直線的に上昇、下降させ
ることができ、ホールド用コンデンサへの電荷の充電、
放電特性を揃えることができると共に、上昇、下降時の
直線部の傾斜を任意の値に設定することができ、かつ立
上り、立下り傾斜角度の精度を大きくすることができる
という点においても極めて有効であり、民生用および工
業用の各種電子回路に用いて顕著な効果を発燈する。
第１図は従来のサンプルホールド回路を示す回路図、第
２図は第１図の動作を説明するための波形図、第３図は
本発明によるサンプルホールド回路の一実施例を示す回
路図、第４図は第３図の動作を説明するための波形図で
ある。 Ｑ，〜Ｑ…・・・トランジスタ、Ｒ３・・・…抵抗、Ｃ
ＣＣ…・・・定電流回路、ｃ・・・・・・コンデンサ。 第１図第２図 第３図 第４図
２図は第１図の動作を説明するための波形図、第３図は
本発明によるサンプルホールド回路の一実施例を示す回
路図、第４図は第３図の動作を説明するための波形図で
ある。 Ｑ，〜Ｑ…・・・トランジスタ、Ｒ３・・・…抵抗、Ｃ
ＣＣ…・・・定電流回路、ｃ・・・・・・コンデンサ。 第１図第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ 同極性の２個のスイツチング用ＮＰＮまたはＰＮＰ
トランジスタの各コレクタをそれぞれ他方のトランジス
タのエミツタに接続して入力端子、出力端子側にホール
ド用コンデンサを接続し、前記スイツチング用トランジ
スタの順方向トランジスタに流れる電流によってサンプ
ルホールド回路において、前記２個のスイツチング用ト
ランジスタの各々のベースを、それぞれ時間的に同期し
て動作する該２個のスイツチング用トランジスタと逆極
性のＰＮＰまたはＮＰＮトランジスタで構成されるカレ
ントミラー回路からなる定電流回路の電流流出（流入）
端子に接続し、かつ前記定電流回路をゲートトリガ源の
出力によって制御せしめるようになし、前記ホールド用
コンデンサの充電時、放電時共に直線的に上昇、下降す
る特性を得るようにしたことを特徴とするサンプルホー
ルド回路。 ２ 定電流回路の定電流を決定する抵抗部分をピツチ抵
抗で構成し、集積回路化したことを特徴とする特許請求
の範囲第１項記載のサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51067357A JPS6012719B2 (ja) | 1976-06-08 | 1976-06-08 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51067357A JPS6012719B2 (ja) | 1976-06-08 | 1976-06-08 | サンプルホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52149954A JPS52149954A (en) | 1977-12-13 |
| JPS6012719B2 true JPS6012719B2 (ja) | 1985-04-03 |
Family
ID=13342672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51067357A Expired JPS6012719B2 (ja) | 1976-06-08 | 1976-06-08 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6012719B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360620U (ja) * | 1989-10-17 | 1991-06-14 | ||
| JPH0441116U (ja) * | 1990-08-02 | 1992-04-08 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128649A (en) * | 1978-03-29 | 1979-10-05 | Nec Corp | Sample hold circuit |
| JPS61274421A (ja) * | 1985-05-29 | 1986-12-04 | Hitachi Ltd | アナログスイツチ |
| JP5714475B2 (ja) | 2011-12-08 | 2015-05-07 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 増幅装置 |
-
1976
- 1976-06-08 JP JP51067357A patent/JPS6012719B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0360620U (ja) * | 1989-10-17 | 1991-06-14 | ||
| JPH0441116U (ja) * | 1990-08-02 | 1992-04-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52149954A (en) | 1977-12-13 |
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