JPS6013267A - 回路試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は試験信号を与えることによる被試験回路上の素
子の損鴎を防止する回路試験装置に関する。

〔従来技術及びその問題点〕

回路構成にディジタル論埋の使用が増え且つこれらディ
ジタル論埋回路の複雑さが増した結果、ディジタル・パ
ターンを回路構成の入力に加え回路構成の出力からの応
答を予想値と比較するという従来の「機能試験」法（ｆ
ｕｎｃｔｉｏｎａ１ｔｅｓｔｍｅｔｈｏｄｓ）とは異な
る試験技術が探しめらＪｔできた。これら機能試験用入
力信号は複雑でありまた適切に仕様を与えることが困難
なこともある。それと言うのも機能試験においては試験
用入力信号を被試験回路の入力に与え、この試験用入力
信号を各種ディジタル素子を介して故障の可能性のある
箇所に伝え、更に信号を故障箇所から回路構成の出力ま
で伝達しなければならないからである。他の技法として
、「回路内」試験（ｉｎ−ｃｉｒｃｕｉｔｔｅｓｔｉｎ
ｇ）として知られているものがある。この技法では、デ
ィジタル・パターンを被試験素子に直接加え、その素子
からの出力を検出して正し《動作しているか否かを確認
する。プローブを使用してこのような技法を初期に実行
したものについては、ヒューレット・パッカード・ジャ
ーナル１９７２年９月号の「論埋パルサとプローブ：新
しい故障診断チーム」（著者はＲｏｂｉｎ４ｄｌｅｒ，
ＪａｎＲ．ＨｏＪＪａｎｄＪと題された論文に記載され
ている。このような技法を具体化することを主題にした
アメリカ合衆国特許としては第３．５４３，１５４号、
第３，６４１，５０９号、第３．６７０，２３５号、第
３，７８１，６８９号、および第３．９６５，４６８号
等かある。

この試験技法を利用する回路試験装置においては更に発
展が見られた。この発展はたとえば、一度に複数のノー
ドや素子にパルスを送る能力、もつと複雑な素子を試験
するために更に多くのパターンのパルスを送る能力、ト
ライステート状態のデータを処理する能力等がある。こ
のような装置はマプチューセッン州コンコードにあルＱ
ｅ口Ｒａｄ社が製造している。このような装置の実例に
ついてはアメリカ合衆国特許第３．８７０，９５３号、
第４，２３６，２４６号に述べらＪｔている。

回路内試験法を実行するには被試験素子に直接パターン
を加えその装置からの応答を測定しなければならない。

ディジタル論埋回路中の素子は、回路の入力点および出
力点にあるものを除き、一般に他のディジタル論埋素子
に接続されているので、試験パターンを加えるには、素
子の正常動作中「上流の」論理素子によって加えられる
パターンを逆駆動して強制的に試験パターンに合わせね
ばならない。なお、上流の論理素子とはその出力か試験
されている素子の入力を駆動するようになっている素子
のことを言う。

第２図は先行技術による回路内試験の概念図を示す。先
行技術における試験パターンの印加にあたっては、先ず
特定の素子についての一般的試験パターン命ファイルｌ
２を読出し、これをその基板内の接続関［４（ｔＯｐｏ
ｌｏｇｙ，以下トロボロジーと称する）の記述と組合わ
せ、これらのパターンを被試験基板上の被試験素子１８
毎にドライバ・モジュール１７を介して加え、センサー
モジュールｌ９によりその応答を倹出するようになって
いる。

なおここでトボロジーの記述はトボロジ一〇ファイル１
１からトボロジー解析部１４により読出される。また試
験全体の流れの情報は試験プラン・ファイル１０から読
出され、試験制御部１６が統轄管埋する。この方式では
個々の素子を試験するのに充分な長さの適当な時間だけ
被試験素子ｌ８に一連の試験パターンを印加することが
できるっそれぞれの試験と試験との間には自動試験器の
オゝ−バーヘッドに起因する遅延時間が入る。この遅延
時間は素子の保護のためにも使用される。この一定時間
の遅延期間、すなわち待ち時間によって、上流の素子を
冷却することができる。しかしながら、幾つかの問題が
明らかに存在する。第１に、試験と試験との間の一定の
遅延期間は、上流の素子を冷却するために必蟹な実際の
時間とは無関係であるから、試験処理速度が減少する。

第２に、或る複雑な論理素子を試験するためには、この
素子の試験を始める前に先ず素子を既知の状態に設定し
なければならない。［ホーミングＪ（ｈｏｍｉｎｇ）と
して知られるこの過程は、素子からの応答が或る所定パ
ターンになるまで一つの入力パターンあるいは短い一連
の入力パターンを素子へ印加することにより行われる。

この所定応答パターンが倹知された時点でこの素子は既
知の状態、すなわちホーム状態、になっている。しかし
、素子の故障のためホーミングしそこなうと、回路試験
器のフ工−ル・セーフ●タイマがハードウエアを遮断す
るまでホーミング・パターンが連続的に加えられること
になる。フェール・セーフ・タイマは回路試験装置がパ
ターン・セットを無限に加えることがないようになって
おり、普通は全試験シーケンスを加えるために必要と思
われる最大の試験時間に設定されている。しかし、フエ
ール●セーフ・タイマによる遮断がなされるのは上流の
素子が既に損渇してしまってからかなり後になることが
あり得る。第３に、先行技術で使用している駆動部には
ＣＭＯＳのラッチアップの危険を増大させるオーバーシ
ュートを制御する対策がなされていない。

これらの問題のすべては以下に述べる本発明の回路試験
装置により解決される。

回路内試験技法では上流の素子に損湯が起るか否かが主
要関心事の一つである。パターンは被試験素子に直接加
えられるから、第３図からわかる様に、上流の素子の出
力段が必ず逆駆動されて過大電流が流れることになる。

このため以下に示す特定の３つの損傷機構を含む各種の
機構により素子が損傷されることになる。３つの損傷機
構とはＣＭＯＳラッチアップ、ボンデング・ワイヤの溶
断、およびチップの加熱による素子の損傷である。

この様な各種の損傷機構については本明細書の後半で論
ずる。

ＣＭＯＳラッチアンプはＣＭＯＳ論埋素子が自己破壊す
る現象をＫう。この損傷は寄生ＳＣＲ．ができることに
起因する。一旦寄生ＳＣ，Ｒがターン・オンすると、電
源電圧ＶｄｄとＶｓｓの間に大量の電流が流れて大電力
を消費し、このため素子が破壊する。ＶｄｄとＶｓｓと
は電源ｖ−Ａ／（ｓｕｐｐｌｙｒａｉｌ）上に（すなわ
ち、電源供給線への接続部に）かかる電圧である。一旦
寄生ｓｅｔ−ｔがターン・オンすると、電源を切るまで
あるいは素子がこわれるまでオン状態であり続ける。第
４図を参照すれば、寄生ＳＣＦＬカＮＰＮ−ＰＮＰの直
列接続されたトランジスタのＱｌ，Ｑ２の対の正帰還に
よってでき上っているのがわかる。第５図はＣＭＯＳ構
造の概略を示している。ここにおいて、トランジスタＱ
ｌはＮ＋ソース（エミッタ）、Ｐ一タブ（Ｐ−Ｔ”ｕｂ
）（ベース）およびＮ−サブストレート（コレクタ）か
ら成る縦ＮＰＮトランジスタである。また，Ｑ２はピー
ソース（エミッタ）、Ｎ−サブストレート（べ一ス）お
よびＰ一タブ（コレクタ）から成る横ＰＮＰである。Ｐ
−サブストレートはキャリア源からＮ＋−コンタクトま
でのＮ−サブストレート材料中の電流に対する拡散抵抗
である。ＲＴｕｂはキャリア源からＰ＋−コンタクトま
でのＰ一タブ中の電流に対する拡散抵抗である。トラン
ジスタＱ１またはＱ２がターン拳オンすると、両トラン
ジスタの電流増幅率βを掛け合わせたものが１より大き
いかぎり回路には正帰還がかかる。拡散抵抗Ｒｓｕｂま
たはＲｔｕｂに小電流が流れると正帰還が始まる可能性
があることに注目されたい。

ＣＭＯＳのラッチアップの発生の１つの原因として、回
路試験中に、上流の素子の出力にかかる電圧、すなわち
被試験素子への入力電圧が電源レールの電圧からダイオ
ードの接合電圧以上はみ出してしまうことがあげられる
。このような電圧はある条件下で試験装置のドライバに
よって発生される。第６図にいろいろな長さの導線を介
して被試験素子に接続されるドライバを示す。この導線
にはインダクタンスＬ１がある。ドライバを被試験素子
に接続する導線間にはキャバシタンスＣＩ＋Ｃ２ｅＣ３
が存在する。第７図に示す様に、ドライバがロー・レベ
ル信号または、ハイ●レベル信号を出力スるとき、この
インダクタンスとキャバシタンスとがオーバーシ一一ト
を起す可能性がある。このオーバーシュートが第７図の
様にダイオードの接合電位を超えると、電流がサブスト
レートあるいはタブに注入され、ＣＭＯＳのラッチアッ
プをもたらす電流が生ずる。

ポンディング●ワイヤの溶断はボンディング●ワイヤ過
熱から起る。この現象は被試験素子の上流にある素子に
起る可能性がある。第８図は標準的な′ｌ″ＴＬ素子の
トーテムポール出力段の概略図である。第８図の構成は
被試験素子の上流の素子Ｗ曲 の出力段を代衣している。また、電源Ｖｃｃ．一につい
てのボンディング・ワイヤの接続状態を模式的に第９図
に示す。上流の素青試験素子に「偽」すなわち論理レベ
ルＯを加えようとし、それと同時に試験装置のドライバ
は被試験素子に「真」すなわち論理レベル１を加えよう
とすれば、試験装置のドライバから大きな電流が引出さ
れ、これが上流の素子の出力段の下部（すなわちｖａｎ
側）のトランジスタを通して流れることになる。このこ
とは回路試験シーケンス中非常にひんぱんに起りがちで
あると考えらｊｔる。被試験素子の上流には複数の素子
が存在することがある。これらの素子の幾つかが同じパ
ッケージに入っていると、このパッケージを流れる大き
な電流で損潟が生ずることがある。逆駆動により出力段
用のポンディング・ワイヤを流れるｒ電流は出力段ひと
つ分だけであるから、出力段用のボンディング●ワイヤ
を流れる電流は普通は安全圏内にある。しかし一方，電
源電圧Ｖｃｃ，Ｖｄｄに接続される電源線を流れる電流
はそのパッケージ内の各素子の電流を加算したものであ
るから、もし同一パッケージ内の複数の出力段が同じ方
向に逆駆動されると、これら電源線を通る電流が加算さ
れることになる。電源用ボンディング●ワイヤを流れる
大量の電流により抵抗性加熱が引起される。もしこの状
態が充分長くなると、ボンディング・ワイヤはフユーズ
と同様に溶断する。一旦この溶断が起るとこの素子はこ
われる。

素子の損傷はチップの加熱によっても起ることがある。

チップの加熱は上流の素子内において、ボンディング・
ワイヤと同様なプロセスによって？−’ 引起される。再び第Ｓ図を参照すると、同図ぽは、試験
装置のドライバのトーテムポールの下部トランジスタ（
図示せず）が導通して−ヒ流の素子の出力電圧がほぼ電
源圧ｖｎｎと等しくなるまで出力から電流な吸込もうと
している。トランジスタは通常飽和領域に駆動されトラ
ンジスタでの電圧降下は小さい。電流を切換えてからは
、素子を流れる電流は少《なり、従ってトランジスタで
消費される電力は小さくなる。しかし、素子が逆駆動さ
れていると、トランジスタが飽和領域から能動領域に入
り、トランジスタにかかる電圧ＶＣｔはほぼ０とはなら
ず、出力と′亀源レールとの差にほぼ等しくなる。上述
のとおり、トランジスタを流れる電流ＩＣ６ｇ８開昭Ｇ
Ｏ−１３２６７（４）゛気も大きくなり、このため消費
される電カ（Ｉｃｅ×ＶＣＫ）が大きくなる。この電カ
消費に耐える能カは幾つかの便因にかかつている。第１
に、ＩＣパッケージ内にあり、被試１素子に接続されて
いる出力段のうちのいくつが表駆動されているかという
こと。第２に、素子がどんな種類のパッケージ（たとえ
ば、セラミックかプラスチックか）に収容されているか
ということ。第３に、チップがどノヨウにパッケージに
取付けられているかということである。パッケージの形
式と取付の方法とはしばしば組合わさってよ《知られて
いる熱抵抗という一つの因子として扱われる。これらの
要因は保護パラメータとして知られている。試験中に素
子が加熱されて温度が上がりすぎると、出カトランジス
タが損傷する。この損傷は試験時に不良素子としてただ
ちに現われることもあるし、またあるいは後に素子の動
作寿命の大幅な短縮という形で現われることもある。

〔発明の目的〕

本発明は被試験素子および被試験素子の上流にある素子
のｉ傷の危険を減らしながら試験速度を向上させること
ができる改善された試験パターン印加法を採用した回路
試験器を与えることを目的とする。

〔発明の概要〕

上記目的を達成ずるため、本発明の回路試験装置におい
ては試験速度を向上させながらも素子を損傷から保護す
るために必要な試験間の待ち時間を適宜選択する。

更に、以下に示す構成により素子の保護を一層完全にす
ることができる。

（１）トライバ′亀圧な下げることな＜ＣＭＯＳ素子の
入力に与えられるオーバーシ一一トやアンダーシ一一ト
を低減する。

（１）どの試験が素子を損傷する可能性があるかを見分
け、その様な試験が行われない様にすａＩｎ）ホーミン
グできない素子に対して長時間ホーミ／グ処理を継続す
ることによる損傷を防止する。

〔発明の実施例〕

以下、図面に基いて本発明を詳細に説明する。

第１図は本発明の一実施例の回路試験装置のブロック図
である。試験の手順等の情報は試験プラン●ファイル９
０中に入っている。試験パターン印加のプロセスは先ず
３つの入力ファイル９１，９２．９３を読出すことから
始まる。入力ファイル９１には被試験基板のトポロジー
情報が入っている。入力ファイル９２には被試験基板の
素子ごとの保護パラメータ・セットが入っている。また
、入力ファイル９３にはＶ子ごとに前以ってオー，クκ
．ビα什消） 作っておいた｛般ハターットが入っている。

これらのファイルはトポロジー解析部９４で解析鰺来 される。トポロジー解析部９４は、特に、４パターンを
分類してその中から素子を試験するに適当な試験パター
ンを選択し、またこの素子に試験パターンを与えるため
に使用するドライバ●モジュールを選択する。この様な
試験パターンはトボロジー・データおよび保護データと
共に損傷解析部９５に伝達される。

損傷解析部９５の特に重要な機能は、試験に必要な時間
間隔を計算し、試験により上流の素子が損傷する可能性
があるか否かを判断し、各試験間での必要な可変待ち時
間な計算することである。

ここで得られたデータは、保護パラメータと共に、試験
制御部９６に伝達される。

試験制御部９６はドライバ・モジュール９７を介して被
試験素子９８に試験パターンを印加し、被試験素子９８
からの応答をセンサ・モジュール９９を介して受取る。

そしてこの応答を予想応答と比較する。試験制御部９６
は上流素子が損渇しん１〕 ないようにするため職試験間値可変待ち時間を捜入ずる
。

ドライバ・モジュール９７は上流素子の出力段を逆駆動
する能力が必安どされる。しかし、ドライバｅモジュー
ル９７にはまたオーバーシュートを抑制してＣＭＯＳの
ラッチアップを防止する能力も妥求される。

素子を逆駆動してもボンディング・ワイヤの溶断やチッ
プの過熱による損傷を生じさせない様にするため、試験
パターンの印加に対して二段階の解析を行わなければな
らない。第１に、各試鋏時間は過熱あるいは損傷を起す
ほど長《なることは許されない。第２に、相次いて２つ
の素子を試験する場合、この２つの試験は損１ｋ起すほ
ど時間的に近接していてはならない。第１のタイプの損
傷を防止するため、最大許容試験持続時間が決定される
。試験の長さが最大許容試験持続時間を超過する場合は
試験を実行しないようフラグが立てられる。最大許容試
験持続時間を決めるため、損鴎解析部９５によりボンデ
ィング・ワイヤ溶断やチソブ過熱が起らないか否かを調
べる。第２のタイプの損傷を防止するため、損傷解析部
９５により最小許容冷却用待ち時間を計算する。これを
試験制御部９６が試験間隔として使用することによ何四 り、個々の試験が組合わさったとき、ｌｉ＝ｌｏＪ試験
を行っても当該素子の温度が最大許容温度を超過しない
ことを保証１−る。この第２のタイプの損隔防止の処理
においてもボンディンク・ワイヤの醍断及びチップの過
の両損隔についての解析が再度行われる。

ボンディング・ワイヤの過熱により制約される最大逆駆
動持続時間は主にパッケージ材料と電源線を流れる逆駆
動電流量との関数である。この持続時間の上限は上流素
子の各電源ピンについて損傷解析部９５によって計算さ
れる。次にこれら持続時間の最小１直を損鴎解析部９５
が使用して最大試験持続時ｒ謝する。以下の公式は各′
亀源ピンについての計算するのに使用される。

セラミック・バソケージの場合には 最大時間＝−０．００７１６ｘｉｎ（１−０．３８６５
／（（ＮｐｘＩ）／Ｎｗ）２） プラスチックーパッケージの場合には 最大時間一−０．００１２９Ｘ１ｏ（１−２ｓ２ＶＣＣ
ＮｐＸ口／Ｉ”Ｊｗ）りここで、 Ｎｐ二逆駆動されていてこの電源ピンを通して電流を流
している素子出力段の数 ｌ ■＝逆駆動さｊＬている各出力段により生じた電流の量 Ｎｗ−逆駆動電流を吸収するボンディング・ワイヤの本
数 また時間の単位は秒であり、以下の式においても同様と
する。

好ましい実施例ではＮｐについて最悪の場合の解析を行
っている。すなわち上流素子のＮｐを、被試験素子の入
力に結合された出力段の数と試験器により逆駆動されな
ければならない状態で動作し得る出力段の最大数の少な
い方であるとしていも逆駆動を要する状態で動作し得る
出力段の最大数および各ポンディング・ワイヤの出力あ
たりの逆駆動電流は素子に依存するパラメータであって
、入力ファイル９２から与えられる。

最大逆駆動持続時間はまたチップ過熱によっても制限を
受ける。この持続時間はパンケージの熱抵抗、出力トラ
ンジスタで消費される電力、およびその装置の逆駆動さ
れる出力段の数の関数である。このような試験の最大持
続時間は次のように計算される。

最大時間一（−Ｒｊｃ／２０００）ｘＩｎ（ｌ−２１Ｒ
ｊｃｘＰｗｘＮｐ））ただし、７５Ｖ輪又６ Ｒｊ・＝宍＝＝抄今接槓抵抗 Ｐｗ＝−４駆動されている各出力段で消費される電力 Ｎｐ二素子上で逆駆動されている出力段の数この場合も
好ましい実施例では最悪の場合な解析する。各上流素子
毎のＮｐの見積は被試験素子の入力に取付けろｊｔｔこ
その上流素子の出力段の数とさｉｔる。ＲｊｃとＰｗと
は共に入力ファイル９２で辱えられる素子依存のパラメ
ータである。試験の最大持続時間はボンディング・ワイ
ヤ加熱により決まる持続時間とチップ加熱により決まる
持続時間の小さい方の持続時間である。

損傷解析部９５による素子の熱解析において（′！．一
連の素子試験が逆駆動される素子毎にその温度に及ぼす
影響をその一連の期間にわたって解析する。各素子試験
について、この試験により逆駆動される素子の各々が解
析され、これにより今度はこれら逆駆動される素子の各
々が試験の影響から回復するための最長の冷却用待ち時
間が計算される。

この待ち時間は待ち時間計算の対象となった試験の前後
どちらに置いてもよい。しかし、試験前に冷却すると、
次に行う試験で生ずる加熱だけが重要になるので有利で
ある。冷却を試験後に行う場合には、冷却計算は最悪の
場合の加熱が行われるとしてこれを冷却するのに必要な
時間を算出するか、さもなければ次の試験で行われる加
熱がわかっていなければならない。試験前に冷却すると
いう方式を採用すれば、これは素子を次に行う試験に必
要な冷却時間を与えるだけで良いということを意味する
。従って素子の温度が回路保護のために選定されたある
値を超えないようにするために必要な計算の量が少くな
る。好ましい実施例においては、各素子の許容最大温度
上昇は周囲温度に対して４０゜Ｃにとられている。この
前提は以下の計算に反映されている。

二つの異なる形式の冷却待ち時間が用いられる。

第１の形式の冷却待ち時間の計算においては、この構成
部品に関する試験は、試験プログラム●ループの中で１
００回以上連続的に繰返されていないと仮定されている
。更に、この待ち時間の計算についての仮定として、第
１，第２のいずれの待ち時間計算でも、チップ冷却時間
はボンディング・ワイヤ冷却時間を上回るとしている。

第１の冷却待ち時間は次の式を使用して計算する。

温度上昇＝ＰｗＸＲｊｃＸＮｐＸ（１−ｅｘｐ（−２０
００ＸＴｏｎ／Ｒｊｃ）） 正常待ち時間””（ＲｊＣ／２０００）ｘｌｎ（ｉ一温
度上昇／４０） ここで、 Ｐｗ＝逆駆動されている一本の素子出力ピンに吸収され
る瞬時電力 Ｎｐ＝逆駆動されている素子のピンの数Ｒｊｃ＝使用さ
れているパッケージの種類で決まるケースと接合部間の
熱抵抗 Ｔｏｎ二試験パターンを加えている時間ＰｗとＲｊｃと
はパッケージに依存する。Ｎｐは被試験素子の入力番専
に接続されている素子出力段の数として推定される。パ
ラメータＴｏｎは各試験毎に、試験パターンサイクル時
間の関数として計算される。

第２のタイプの冷却待ち時間は試験が連続的にループし
ているときに採用される。この計算により、デューティ
・サイクルを調節して、逆駆動されている素子に供給さ
れる平均電力がその素子の定常状態の′亀力消費能力を
上回ることがない様にする。いずれの場合でも最小待ち
時間は試験器自体のオーバーヘッドであり、また最大待
ち時間はパッケージの時定数の５倍である。定常状態待
ち時間は次のようにして計算される。

定常状態待ち時間＝’ｒｏｎｘ（ＰｗｘＮｐｘ（Ｒｊｃ
−４−ｔｏｅ）／１５−１） セラミック●パッケージではボンディング●ワイヤの発
熱を比較的小さくおさえなければならない。というのも
セラミック・パッケージ内ではボンディング・ワイヤの
周囲には物質が充填されていないからである。このため
セラミック●パッケージの冷却時定数は充分ゆっくりで
、ボンディング・ワイヤ冷却待ち時間の方が、チップ加
熱に基く上述の正常および定常状態の両待ち時間に優先
することになろうボンディング・ワイヤ冷却待ち時間は
セラミック・ハンゲージの冷却時定数の５倍を決して超
えてはならない。また、この解析ではポンディング・ワ
イヤの温度は許容される最高喧であると仮定している。

解析の対象となっている試験が２００゜Ｃを超す温度上
昇を生ずる場合には、最犬の時定数を使用する。そうで
ない場合は次の公式を使用する。

ボンディング・ワイヤ部温度＝５１７．５Ｘ（ＩＸＮｐ
）２ｘ（１−ｅｘｐ（−Ｔｏｎ／０．００７１６））ボ
ンディング●ワイヤ冷却待ち時間＝０．００７１６ｘｌ
ｎ（１−ポンディング・ワイヤ温度／２００）計算され
た待ち時間は秒を単位として表現されている。

ある既知の状態になることを妨げる欠陥のある素子なホ
ーミングしようとループしている間に損傷が起らないよ
うにするため、試験制御部９６のホーミングを行う部分
はループ回数の上限呟が設定されている。もし素子のホ
ーミングの過程で、ホーミング●ルーブの終Ｔ条件がい
つまでｔこっても満足されない場合、ループ回数が上限
饋に達してからもう１回だけループが実行される。ホー
ミング・ループの正確な回数がわかっているので、こＪ
ｔよりホーミングーシーケンスの正確な時間を計算する
ことが可能である。これは長時間経ってからハードウエ
アを遮断するフェール・セーフ・タイマとは異なること
に注意されたい。すなわち、フェール・セーフタイマの
遮断時間は最大総試験時間に設定しなければならない。

こうしないと良好に進行中の試験を早まって遮断してし
まうかもしＪｌ．ないからである。本願にかかるホーミ
ング方式が優れているのは、本方式ではホーミング時間
がフェール・セーフ・タイマと切り離されており、ホー
ミング時間の長さは素子をホーミングさせるのに必要な
だけで良いとい５点である。

上で計算しｋ町変待ち時間を使用するためには、試験制
御部９６は、最後の試験パターンが印加されてからの時
間を測定できなければならない。この時間測定のための
タイマは最後の試験の終結時に作動し始め、冷却期間は
次の素子試験が始まるまでに経過していなければならな
い。

第１０図にドライバ・モジュール９７に使用スるドライ
バ回路１１０を示す。ドライバ・モジュール９７はトボ
ロジー解析部９４により被試験素子９８の出力に割振ら
れている複数の同一構成のドライバ回路１１０から構成
されている。これらの回路は試験制御部９６の試験シー
ケンスの真、偽およびトライステート状態の信号を被試
験素子が受付ける物理的な電圧信号に変換する役割を担
っている。ドライバ回路１１０はまた試験制御部９６と
勾配制御部１１９の制御のもとに一対の可変電流電源１
２０，１２４を使用して電圧信号の勾配を制御すること
ができる。

ドライバ回路１１０は直列接続されたトランジスタ１１
２．１１１を使用している。トランジスタ１１１のエミ
ッタ１１３はノード１１４でトランジスタ１１２のエミ
ノタ１１５に接続されている。トランジスタＩｌｌのコ
レクタ１１６は電圧Ｖ高パヤスの電源に接続されており
、他方トランジスタ１１２のコレクタ１．１７は電圧Ｖ
低バヤスの電圧源に接続されている。ドライバ出力１１
８はドライバ出力信号を供給する／−ド１１４に接続さ
れている。

ＣＭＯＳラッチアップを防止するには、ドライバ出力信
号の勾配をトランジスタ１１１のペース１２２に接続さ
れている可変電流源１２０と勾配制御部１１９とを用い
て制限する。勾配制御はまたトランジスタ１１２のペー
ス１２６に接続されている可変電流源１２４と勾配制御
部１１９とを用いて行うこともできる。試験制御部９６
が可変電流源１２０から供給される電流を変化させた場
合、ベース１２２に加えられる電圧の変化率は勾配制御
部１１９で制限されも好ましい実施例では、勾配制御部
１１９は充分な容量のコンデンサを有し、これによりド
ライバ出力信号の勾配をＣＭＯＳラッチアップ防止に充
分な程度にまで制限する。同様に、勾配制御部１１９と
可変電流源１２４との組合せによりベース１２６への勾
配が制限された信号が得られる。ドライバ回路１１０の
出力状態は可変電流源１２０，１２４からの電流で決定
される。

トライステート状態のドライバ出力がほしいときは両可
変電流源１２０，１２４を切り、両者とも無電流状態に
する。高ドライバ出力を出し六一いときは試験制御部９
６が可変電流源１２０を所定レベルの電流を出力する様
に設定する。これによって町変電流源１２０からトラン
ジスタＩｌｌおよび勾配制御部１１９へ電流が流れる。

勾配制御部１１９内の勾配制御安素（たとえばコンデン
サ）が充電されるに従って、トランジスタ１１１が導通
【−ドライバ出力１１８が勾配制御部１１９の電圧に追
従して変化する。か《して、ドライバ出力電圧は基準電
圧Ｖ高パルスにほぼ等しくなるまで上昇する。勾配の傾
度は電流の量及び勾配制御部１１９の選択により制御さ
れる。試験制御部９６がドライバ出力を低レベルに変化
させようとするときは、町変電流源１２０を切ってから
可変電流源１２４に所定レベルの電流を出力させる。こ
れにより上部のトランジスタ１１１をオフにして下部の
トランジスタ１１２を導通させる。このトランジスタ１
１２が導通することによりドライバ出力を低レベルの電
位に接続する。

これによりドライバ出力の論理レベルは低レベル（すな
わち正論埋なら偽）の状態になる。好ましい実施例では
、町変電流源１２０，１２４は零電流及び０でない二つ
の電流のいすｊｂかを供給するように制御さＪｔる。こ
れら二つの０でない亀流のうちの大きい方を用いて’ｒ
ＴＬ及びその他の大電流回路の試験に使用できる勾配の
より急峻なドライバ出力を得る。また二つのＯでない電
流の小さい方からはＣＭＯＳ回路を試験するときに用い
る、よりゆるやかなドライバ出力変化を得る。これによ
りＣＭＯＳのラッチアップが起らない様にする。好まし
い実施例における勾配制御安素はコンデンサである。

以下では回路内試験による素子故障のメカニズム等につ
いての解析を４える。

回路内試験による損喝の可能性を自動的に判定する技法
は、ＩＣ接合及びボンディング●ワイヤについての簡単
な熱的モデルを用いて開発することができる。熱抵抗、
逆駆動電流、逆駆動電圧、およびバソケージの種類のよ
うな素子データが解析には必髪である。これらは試験プ
ログラマから供給を受けることができる。実際の試験継
続時間や同時に逆駆動さｊ１，る可能性のある出力段の
数のような試験データはディジタル素子の試験ライブラ
リから得られる。

実際の試験継続時間は試験中に実行され得る試験ステッ
プの最大数とこれら試験ステップの実行速度がわかれば
計算できる。次に、接合部の温度上昇を安全な範囲に抑
えるための時間制限（公式３）、及び宗ンディング・ワ
イヤの温度上昇を安全な範囲に抑えるための時間制限（
公式８′）の短い方の時間に基いて試験に関する制限車
項が計算される。実際の試験時間がこの温度上昇制限よ
り大きければ、損喝の可能性がある。従ってその旨試験
システムのプログラマに通報されねばならない。

接台部及びボンディング・ワイヤの実際の温度上昇は実
際の試験継続時間力？わかれば公式１と１０とを用いて
計算することができる。次にこｊｚらの部分の冷却のた
めに必蟹な条件は、接合部の冷却（公式５）と結合線の
冷却（公式１１）とについて夫々の冷却を行うための制
限の時間の長い方として計算することができる。これら
の公式の性格上、試験の前に逆駆動部品を事前冷却して
も良い。

その結果、試験実施時には計算を行うことなく、試験は
順序に無関係に安全に実施さｉｔる。

各試験について損傷の可能性を自動的に評価できること
に加えて、回路内試験装置はフィクスチャとインタフェ
ースをとる点、最適な逆駆動電圧、および最適な信号遷
移速度を高度に自動判定して選定することにより、損喝
の可能性を最少限にすることができる。

電圧のオーバーシュートとアンダーシュート、接合部の
温度上昇とボンディング・ワイヤの温度上昇についての
安全−ヒの制約条件が満足されるならば、ｌｍｓｅｃの
回路内試験あたり、正常な素子の寿命時間にわずか２秒
以下の低減を与えるだけである。しかし、これらの制約
条件のどれかが満たさ几ない場合は、損傷の町能性や寿
命時間の低下量は劇的に増大する。

回路内試験 回路内試験の潜在的に有郡な影響を論ずる前に、試験手
法を明示し、回路内試験が広く用いられている理由を理
解するのが有益であろう。ディジタル回路内試験を用い
ることにより、ディジクル素子を恰も周囲の回路から切
離されているかのような状態で試験することができる。

この電気的な周囲よりの分離を達成するにあたっては、
被試験素子の入力を強制的に試験に必要な状態とし、こ
の状態でその出力に予想応答が出ているか否かを調べる
というやり方がとらＪ’Ｌる。被試験素子の入力への「
自然な」入力信号レベルが回路内試験により強制的に辱
えられる状態と合致しない場合には、「上流の」すなわ
ち被試験素子を回路内で駆動している素子の出力が必ら
ず逆駆動さｊｔることになる。この逆駆動を行うのに必
要な電流の量は素子の仕様における正常電流より大きい
のが普通である。

ほとんどの素子において、高レベル出力状態を強制的に
低レベル状態にすることは、出力を大地に短絡すること
と等価である。すなわち電流が素子の出力段から流れ出
し試験器に流入する。低出力状態を強制的に高レベル状
態にする場合には、試験器から充分な電流を供給しなけ
ればならな（′ｏ逆駆動電流あるいはこの電流により生
ずる温度上昇の結果として、必ずしも被試験素子ではな
く逆駆動される素子の出力段か最も損隔を受けやすい。

この損鴎による故障は最も一般的にはボンデイング●ワ
イヤ故障あるいは接合部故障として現われる。

被試験回路内を直接的に覗き込むため、針床（ｂｅｄ−
ｏｆ−ｎａｉＩｓ）式フイクスチ−ｙ（ｆｉｘｔｕｒｅ
）が使用さ』ｔる。この技法は非常に便利で、被試験回
路の各ノードに電気的なアクセスを行うには有効な方法
である。しかしこのフィクスチャ・インターフェースは
信号を劣化させる可能性もある。信号の劣化により回路
内試験の品質が低ドしたり、ＩＥオーバーンー−トやア
ンダー７ユートに敏感な部品を損篩ずる可能性がある。

ＣＭＯＳ素子の入力または出力の亀圧が正の電源電圧よ
り大きくなったりあるいは負の電源電圧より小さくなっ
たりした場合には、その素子はラッチアップにより破壊
される可能性がある。

回路内試験を行った場台、電流、温度上昇、および電圧
のオーバーシュート／アンダーシュートで素子に損傷を
及ぼすことがあるならば、なぜ現在このように広く用い
られ派だろうか？この質問に対しては、以下に示す回路
内試験に肯定的な答がある。

第１に、回路内試験は印刷回路板の組立中最も一般的に
生ずるタイプの欠陥を見つけるのに非常に有効である。

この試験ははんだによるショート、誤って挿入された部
品、組立過程で損傷した部品、および欠落部品や間違っ
た部品を見つげるのに最も廉価な解決法である。更に、
回路内試験は不良部品または限界ぎりぎりの部品や動作
時の欠陥を見つけたり、プロセスの問題点や傾向を摘出
するのにも有効である。

回路内試験が広く用いられる第２の大きな理由は、回路
内試験のプログラムを容易に作ることができるというこ
とである。デイジタル部品の試験プログラムは試験ライ
ブラリから簡単に選び出せる。プログラマは基板の動作
を埋解する必要はないし、また基板試験中に回路動作に
とって有意味な刺戟（試験パターン）を作り出す必要も
ない。

回路内試験は自動試験発生方法とよく適合し、回ｔｉ 路内試験機器の供給朶者ねその適合性の利点を完全に利
用している。

最後に、回路内試験は本質的に部品レベルの診断メッセ
ージを作り出すため広範に用いられているのである。ノ
ードの信号レベルを外部から強制的に設定することによ
り周囲の回路から被試験素子を隔離した場合、その素子
が当該素子動作の試験に不合格であったとすれば、この
素子は不良である。従って、高い信頼性を有する故障メ
ッセージを出すための複雑なバックトラックを行う必要
はない。

故障メカニズム 表■に回路内試験中に最も素子の故障を起しそうなある
いは素子の寿命を相白低ドさせそうな故障メカニズムの
一覧を示す。これら故障メカニズムは皆前述した３つの
故障加速要因、すなわち覗流、温度、および電圧、のー
つあるいはそれ以上によって促進される。

試験中に発生する素子の損陽は２つのカテゴ１）に分け
ることができる。その第１のタイプである寿命短縮の態
様としては、当該素子は試験を無事通り、最終製品中で
正常に動作するのだが、顧客の手元に渡った後で早期に
故障が発生する。第２のタイプの損傷は破滅的なもので
ある。すなわちこのタイプの故障では、素子は試験中に
損傷して製品中で正常に働かなくなる。

表■の故障メカニズムの各々について、試験中におこる
寿命短縮と破滅的故障とに関してその可能性が解析され
た。研究の目的は、試験における逆駆動の最悪条件をめ
ることと、この条Ｖ−＋（行われる試鹸によるいくつか
の制約を受ける）の下で、回路内試験中に素子が損湯す
る可能性を最少限にすることである。製造業者のデータ
・シートで既に利用できるようになっている素子パラメ
ータを用いてこれらの解析を行ったり、また特注部品や
専売部品の使用を予期して、損陽の解析を自動化し柔軟
にすることが耀ましい。

逆駆動電流 各種の論理素子ファミリーについて、最悪の場合の逆駆
動電流なめるため経験的な方法を使用した。最悪の場合
の逆駆動要件をめるため、素子の内部回路の回路図を解
析した。埋論的にめた最悪条件の解析の結果を表■に示
ず。

注：バッファ、ライン・ドライバ及び他の犬亀流素子で
は、逆駆動電流は上記したものよりも太き《なることが
ある。

ＭＯＳについてのデータは示さなかった。というのは、
ＭＯＳ素子では素子毎のばらつきやｉＥ（ｔｌ’ｉＴＦ
．圧Ｖｄｄによる変化が極めて大きいからである。しか
し、電源電，圧Ｖｄｄを５ｖに固定した場合の上記比率
Ｉｏｄ／Ｉｎが３４をと回ることはなかった。従ってＬ
Ｓｉ”ｌ”Ｌ及びＡＬＳ’Ｉ”ｆＬが最犬の比率を示し
ている。

ＭＯＳ素子について観測されたＩｏｃ＆７最悪１直は１
７５ｍＡである。

ここで重要なことは、１つの素子のいくつかの出力が同
時にまた同じような形態で逆駆動されているとき、個々
の逆駆動電流の総和がその素子の１本の電源用ボンディ
ング・ワイヤ中を流Ｊｔるという点である。ｔことえば
、八４０Ｓマイクロプロセッサの１６本のアドレス線が
低レベルから高レベル状態へ同時に逆駆動されている場
台、プロセッサ電源Ｖｃｃポンディング・ワイヤ中を最
大２．８アンペアの電流が流れることが安求されること
がある。

試験の制約 故障の機構を解析する前に、幾つかの制約が回路内試験
に課される。ＩＣの接合部温度が製造業者により指定さ
れた最大定格匝を超過することは絶対に許されない。試
験の前、接合部は常に周囲より高い或る温度になってい
る。典型的な最高周囲定格温度は７５゛Ｃである。もし
対応ずる接合部の最大定格温度が１２５゜Ｃであり、か
つ両仕様が満足されるものとすれば、その接合部の温度
は周囲温度よりも高々５０゛Ｃだけ高い範囲に収まって
いなければならない。試験環境周囲温度が２５゜Ｃの場
合、接合部温度は７５℃以下であり、製造業者の仕様の
１２５”（３を超すまでにまだ５０℃上昇する余裕があ
る。したがって、接合部の温度上昇は回路内試験中５０
℃以内に制限さ』ｔなければならない。

試験に課されるもう一つの制約はボンディング・ワイヤ
の温度上昇に一ついての制限である。ボンディング・ワ
イヤの温度上昇に関する制約条ＰＨ’！，その絶対的な
温度をボンディング・ワイヤを構成する各種拐料融点の
最低のものの４０％より低く抑えることである。ボンデ
ィング●ワイヤはアルミニウムまたは金のいずれかで作
られている。アルミニウム線とプラスチック拳パッケー
ジ材料との間での材料間相互作用のため、プラスチック
・パッケージには金線が常に使用される。セラミック・
パッケージについてはアルミニウム線及び金線が見らｊ
ｔる。アルミニウムについて考えｊｔば最悪の場合の熱
解析ができるので、以下では常にセラミック・パッケー
ジの場合を考察する。金の融点は１０６０゜Ｃであり、
アルミニウムの融点は６６０゜Ｃである。それ故、ボン
デイング・ワイヤの温度は最高２６４℃に制御される。

すなわち温度上昇で見れば約２３０℃から２４０℃程度
である。温度上昇を２００゜Ｃ以下に制限することによ
って、ポンデイング・ワイヤが試験中にたわむ量は最小
限になり、またボンディング・ワイヤは決して溶解のお
それはない。

寿命の短縮 ボンディング・ワイヤおよび接合部の温度上昇に関する
制約が回路内試験中満足される場合には、黄，Ａれた寿
命時間（つまりこの試験を行うことにより平均寿命がど
れだけ短くなったか）の推定１直を経験的にめることが
できる。電流、温度、あるいは電圧のＩこめ部品の応力
が増大すると、普通は劣化が指数関数的に増大する。こ
の関係は温度故障加速メカニズムについてはアレニウス
のモデルで表わされる。また同様なモデルが電流および
電圧の故障加速メカニズムについても利用できる。

回路内試験中の部品の寿命短縮を表現するため、素子を
応力（すなわち高温、大電流、その他）下で動作させた
場合に消耗さ』しる等唾正常寿命時間を用いる。たとえ
ば上記の制約のもとでの１ミリ秒の回路内試験を行った
としても、エレクトロマイグレーションが加速される結
果１８５ミリ秒以下の素子寿命を消耗させるたけである
。表■には今検討している他の故障メカニズムについて
の寿命の消耗に関する結果を示す。

故障メカニズムのすべての影響を同時に考慮したとして
も、１ミリ秒の試験は、バイボーラ素子については正常
素子寿命の７５０ミＩＪ秒以下のものを消耗させるたけ
である。またＭＯＳ素子に関しては２００ミリ秒以下の
寿命の消耗に止まる。

参考文献ｌ・−２６には、表■に安約した解析に使用し
たデータが載っている。

破滅的損陥 温度上昇によるボンディング・ワイヤ故障あるいは接合
部故障、および劣化試験信号によるＣＭＯＳ素子のラノ
チアノブは回路内試験中最も起りがちな破滅的故障であ
る。温度に関連する故障による損鴎の町能性は先に述べ
た温度上昇の制約を厳守すれば最少限に抑えられる。試
験がこれらの制約を踏み起せば装置が損潟する危険は劇
的に増大する。

ここでは回路内試験システムで信号の質を維持すること
ができる多様な方法を詳細に述べはしない。しかしここ
で考慮しなければならない３つの項目、すなわち逆駆動
レベル、信号の立上り時間、およびフィクスチャによる
取付けの技法、がある。

逆駆動レベルは適切なノイズ・マージンを維持するのに
充分な程度に高くなければならないが、また信号電圧の
ピークと電源電圧との間には常に余裕がなければならな
い。信号の立上り時間を幾分ゆるやかにとることによっ
て、被試験素子でのオーバーシ一一トカ少《なる。ｔこ
だし、ショットキー型素子のような論理素子を試験する
ときには立上り時間を速くしなければならない。最後に
、フィクスチャによる取付けにあたって、信号の劣化な
できるだけ少《するため考慮すべき多様な要因がある。

その例としてはインピーダンス整合、充分な接地帰路、
ドライバと接地との配置、およびフィクスチャ部算かお
る。

試験中の逆駆動による温度一Ｆ昇の結果、その部品が損
湯な被る可能性のある場合を調べるため、逆駆動さｊｔ
る素子について熱解析を行う必蟹がある。熱解析は試験
中の温度一ヒ昇を予測するものである。もしこのと昇が
上で得た温度上昇の安全−ヒの制限１直より太きければ
、損傷の可能性があるのでプログラマーに対してその旨
の通知がなされなければならない。

モデル作り 熱の問題を以下に示す相似性を利用して電気的問題にモ
デル化するのが便利である。

熱抵抗＝電気抵抗 熱容量＝電気容量 温度上昇＝電圧 熱の流れ＝電流 集積回路の最も正確な熱的モデルは分布ＲＣ伝送線路で
ある。この複雑なモデルは簡単化して第１１図で表わす
ことができる。第１１図において、Ｒｊｄは接合部から
チップへの熱抵抗、Ｒｄｃはチツプからパッケージへの
熱抵抗、Ｒｃａはパッケージから外気への熱抵抗、Ｃ』
は接合部の熱容量、Ｃｄはチップの熱容量、Ｃｃはパッ
ケージの熱容駄である。コノ第Ｉ塩沢Ｇみ４名法占Ｇ濃
♂４ｒ！−ｒ゛■ナ市・？・６“び”郷｛”ダ”′ を適切に現。し、第図モデル に必要な数１直の大部分は一般には製造業者から得らｉ
ｔる仕様中には指定されてはいない。

第１１図のモデルは更に簡単にすることができる。先ず
接台部の熱容量Ｃｊを無視することができる。この熱容
量は素子に固有のものであるが、０．０７６２朋（０．
００３インチ）平方で厚さが０．００４０６４闘（０．
０００１６インチ）の接合部では約５ｘｉＯ＝Ｊ，／’
Ｃであり、熱時定数は代表的には約１０Ｘ１０”秒であ
る〔参考文献２７〜２８〕。

持続時間の短いパルスに対してはパッケージの熱容量Ｃ
Ｃは短絡回路としてモデル化することができる。パンケ
ージの熱時定数はｌＯ秒以上であることが実験的にわか
っている。従ってパルスの持続時間がＩＯ秒をかなり下
回っている場合にはパッケージの熱容祉Ｃｃは実質的に
短絡さｊ１，て（：るとして良い。

単独パルスに対しハンゲージの加熱（つまり温度上昇）
及び接合部の熱容辰を無視できる場合には、熱的モデル
は第１３図に示すものになる。熱抵抗Ｒｊｄ，ＲｄｃＯ
鎖は厳密に決めることはでぎないから、最も条件の厳し
い熱伝達モデルを与える場合の両熱抵抗の間の比例関係
をめることが望ましい。最悪モデルとなるのは接合部を
最も速く加熱し、また接合部な最もゆっくり冷却するこ
とになる場合になる。

第１３図のスイノチが閉じノードｌの電圧（すなわち接
合部の温度）が上昇しはじめる場合を考える。上昇が最
も速《なるのは熱抵抗Ｒｊｄが小さく熱抵抗Ｒｄｃが大
きいときである。スイッチを開いたとき、最も放電が遅
くなるのは熱抵［Ｒｊｄが小さ《熱抵抗Ｒｄｃが大きい
ときである。接合部からパッケージへの熱抵抗Ｒｊｃ（
すなわちＲｊｄ十Ｒｄｃ）が皆熱抵抗Ｒｄｃに集中して
熱抵抗Ｒｊｄは０であると仮定される場合に最悪モデル
が得られる。これから第１４図に示すモデルが得られる
。

第１４図のモデルは、ヒート・シンクとして働《パッケ
ージが逆駆動期間中一定温度であると仮定した場合にお
ける逆駆動されている単一の出カ段の挙動を記述するの
に使用することができる。

第１５図は同時に複数の出カ段が逆駆動されている場合
の接合部を示すモデルである。もしパッケージの温度上
昇がないとすることができれば、このモデルもまた第１
３図に示す様に簡単化することができる。この場合、第
１３図中の電流源としては各接合部で発生している熱の
総和に対応するものとし、チップ（すなわち７リコン基
板）と接合部との間の熱抵抗はＲｊｄ／ｎとなる。ただ
しｎは同時に逆駆動されてぃる出カ段の数である。この
モデルを第１４図に示すものに簡単化すれぼ複数の出力
が逆駆動さｊｔる場合の熱流に対するひかえ目なモデル
が得られる。Ｒｊｄ／ｎ−４−Ｒｄｃ（第１４図のモデ
ルではこれは熱抵抗Ｒｊｃに集中している）が常に熱抵
抗Ｒｊｃの実際の値より少いから、モデルは控え目なの
である。将来チップを縮小して、各接合部を互いにもっ
と密接しで配置した場合でも、このモデルは妥当なもの
として成立するであろう。

且皇ＪΩ並鳳 第１４図のモデルに基いて接合部の加熱と冷却とを説明
するには、古典的な電気の公式を用いることができる。

下に示す公式ｌを用いて、時間ｔが経必した後の接合部
の温度上昇’ｒ）？ｉｓｅを計算することができる。

Ｔｒｉｓｅ＝ＰＸＮｐＸｌ｛．ｊｃｘ（１−ｅｘｐ（−
ｔ／（ＲｊｃｘＣｄ）））Ｃ公式１〕 ただし、Ｔｒ４ｓｅ二時間ｔ経過後における温度上昇Ｐ
二逆駆動されている出カ段ｌつあたりの逆駆動電力 Ｎｐ二逆駆動されてぃる出カ段の数 Ｒｊｃ＝チップと接合部との間の熱抵抗Ｃｄニチップの
熱容量 注意：ＰｘＮｐｘＲｊｃ−逆駆動電カを印加し続けた場
合の定常状態温度 （つまり最大温度上昇） ＲｊｃＸＣｄ二熱時定数 チップの熱容量はすぐに得られるパラメータではないが
、妥当な数（財）は最悪の場合のチップ寸法を仮定し、
／リコノの熱容龍と密度とがわかれば公式２から計算す
ることができる。

すなわち、 Ｃｄ二体積Ｘ熱容鼠Ｘ密度〔公式２〕 公式ｌは時間について解くことができ、更に接合部の温
度がある所定温度だけ上昇するまでに試験を続けること
ができる時間の長さを予測するのに使用１−ることかで
きる。

この関係を公式３に示す。

ｔ＝−ＲｊｃＸＣｄＸＩｎ（１−Ｔｒｉｓｅ／（ＰｘＮ
ｐＸＲｊｃ））〔公式３〕 公式３を用いて、１回の試験を行う場合については接合
部が予め定めた温度上昇以上に加熱されないようにする
最大試験持続時間を予測することができる。しかし、試
験器か或る試験に関してループを行クていたりあるいは
他の理由で或る素子を繰返して逆駆動する場合には、熱
が蓄積していくことがある。１回だけの試験では接合部
の温度上昇制約を越えるほどに温度が上昇しない場合で
も、もし接合部が試験と試験との間に冷却されなけｊｔ
ば、この部分の温度は最終的には製造業者が指定した最
大直を超過することになる。

第１４図に示す簡単なＲＣ回路の電圧の低下、すなわち
逆駆動を打切クた後の接合部の温度の低ド、を表わす公
式は ＴｃｏｏＬ＝’Ｉ’ｏｘｅｘｐ（−ｔ／（ＲｊｃｘＣｄ
））〔公式４〕 ただし、ＴｃｏｏＬ−時間ｔ経過後の温度Ｔｏ＝Ｗ期温
度 ＴＯの直は公式１の結果（ｔに実際の試験時間を与える
ことにより得られる）を接合部の試験前の温度に加える
ことによりめることができる。公式４は次に時間につい
て解くことができ、或る許容し得る温度にまで冷却する
のに必要な時間を計算することができる。しかしこの温
度は記憶して将来の加熱冷却計算における試験前の初期
温度として使用しなければならない。これには逆駆動さ
れている各部の初期条件についてかなりな量のデータを
実時間で計算し記憶することが必要である。

冷却に関する制限条件を計算するもっと良い方法は、素
子が試験前その最高許容温度にまで上昇している状態に
あると仮定することである。次に冷却のための待ち時間
を決ｊするにあたっては、試験をすることによって温度
が上昇しても接合部が最大許容温度以上には決して上昇
しないような点まで接合部の温度が低下する様に、冷却
のための試験前の待ち時間を決めてしまうのである。

これにより試験が順序に関係なく行えるようになり、初
期温度を計算したり記憶したりする必要がなくなる。必
蜜な冷却時間は試験が始まる前に事前に計算することが
できる。

公式４は最大許容温度′■ｉ大を初期温度Ｔｏに代入す
ることにより、時間について解くことができる。Ｔｃｏ
ｏｌはｔに対し実際の試験時間を用いて公式ｌから計算
した実際の温度上昇Ｔ実が逆駆動を止めた後、実際にど
の様な温度上昇値をとるかを示している。実際の試験時
間は当該試験における試験ステップの最大数および試験
ステップが行われる速さを知れば計算することができる
。

ｔ＝−ＲｊｃｘｃａＸＩｎ（（ＴＡ大−Ｔ実）／Ｔ最大
）〔公式５〕 すなわち、公式５は接合部温度上昇がＴ実である場合に
必要な冷却時間ｔを示している。

上記の公式はパッケージ加熱の影響を無視してある。素
子が繰返し逆駆動される場合、パッケージの加熱が問題
になることがある。実験によれＧ’４最大１００回の繰
返し試験を行えば、パッケージ温度は約１５℃上昇する
ことがＪっかっている。最大許容温度上昇を１５℃だけ
減少させｔこ匝を用いることにより、接合部の加熱と冷
却に関する上記の公式によって最大１００回の繰返し試
験に対する最大試験持続時間と所反冷却時間とが妥当に
予想できる。試験を１００回よりも多く繰返す場合には
、パッケージ温度が１５℃以上上昇しないよ５にするた
め冷却時間を延長しなけイｔばならない。

ボンディング●ワイヤの温度 現在使用さ几でいる主要な２種類のボンディング・ワイ
ヤ材料はアルミニウム（普通約１％のシリコンとの合金
になっている）と金である。また使用されているパッケ
ージの主蟹な形式も２種類（すなわちプラスチックとセ
ラミ、．ツタ）ある。ア賛ヒ） ルミニウムとプラスチック渉器の間の材料相互作用のた
め、プラスチック・パッケージにおいては必ず金製のボ
ンディング・ワイヤが使用さイｔる。

セラミック・パッケージには全かアルミニウムかのいず
れかが使用さＶｔるが、アルミニウムについて考えれば
最悪の場合の熱解析が与えられる。２種のパッケージ技
術の間では熱的挙動が大いに異なるので、そイｔぞれの
パッケージ形式を別個に解析しなければならない。

プラスチック●パノケージ中の金製ポンディング嗜ワイ
ヤにおいては２つのモードの熱伝達がある。すなわちプ
ラスチック容器へのワイヤの半径方向の伝導及びワイヤ
の軸に沿ってチップやリード・フレームへ向かう伝導で
ある。チップ、り一ド●フレーム、およびパノケージが
一定の温度のヒート・シンクとしてモールドされている
場合に−−．．．．＋＋＋ｈ＋ノｗｙＩ％ｉｖ／は、簡
単な熱伝導モデルを構成することができもまた、電気回
路との相似性を用いて、熱流を電流で、熱抵抗を抵抗で
、熱容量をコンデンサで、および温度上昇を電圧でモデ
ル化することができもかくして構成された熱伝導モデル
を第１６図に示す。半径方向への熱伝導は熱抵抗Ｒ『で
、また軸方向への熱伝導は熱抵抗Ｒａでモデル化されて
いる。Ｃｗはボンディング・ワイヤの熱容量を表わす。

′諷流源はボンディング・ワイヤ中でのジュール加熱に
よる熱の発生を表わす。

プラスチンクＯパノケージ内の金製ボンディング・ワイ
ヤの温度上昇の公式は以下の様に与えられる。

Ｔ＝ＲｅｑｘＱｘ（１−ｅｘｐ（−ｔ，／（ＲｅｑＸＣ
ｗ）））〔公式６〕 ここで、’ｒニボンディング●ワイヤの温度上昇Ｃ ｆｗ＝ボンディング・ワイヤの熱容量 Ｒｅｑ−熱抵抗｝ｔａとＲｒの並ダリ等価抵抗Ｑ−次式
で辱えられるポンディング轡 ワイヤ内部の発熱 Ｑ＝Ｉ２Ｒｗ（公式７〕 ただし、■＝ボンディング●ワイヤを流れる゛屯流 Ｒｗ＝ボンディング・ワイヤの抵抗 抵抗Ｒｗは温度によって変るので、公式６は逐次的に解
かなければならない。熱抵抗Ｒａ，Ｒｒの脇は参考文献
〔２９〕のそれぞイ″Ｌ３１・−３３頁、および６３・
−６７頁に示されている方法によりめることができる。

公式６を時間について解′＜ことにより公式８が得られ
る。この公式により、ボンディング・ワイヤの温度上昇
をＴ’Ｃ以下に制限するための最大試験持続時間を予測
することができる。なお，この公式ハＣＩ−Ｔ／（Ｒｅ
ｑｘＱ））の呟をＯより小さくする逆駆動電流に対して
は適用できない。このような電流はボンディング・ワイ
ヤに流し得る定常電流より小さいので、ボンディング・
ワイヤの溶断を起すことはない。

ｔ＝−ＲｅｑｘＣｗｘｌｎ（１−’ｌ’／（ＲｅｑｘＱ
））〔公式８〕 セラミックーハンゲージ内のアルミニウム製ボンディン
グ・ワイヤにおいては熱伝達に３つのモードがある。す
なわち熱はボンティング●ワイヤの半径方向の自由対流
でハンゲージ内の空気に伝達さイｔ，またボンディング
・ワイヤの軸方向への伝導によりチップやリード●フレ
ームに伝達される。更にボンディング●ワイヤの半径方
向への放射でパッケージ内へも伝えられる。パッケージ
、リード・フレームおよびチップを無限の熱容量を有す
るヒートシンクであるとしてモデル化し、更に、空気が
一定温度になっているものと仮定すわば、熱伝達は第１
７図に示すようにモデル化することかでぎる。ここにお
いて、Ｒｒｈは半径方向対流の熱抵抗を表わし、Ｒａは
軸方向伝導の熱抵抗であり、Ｒｒａｄは半径方向放射の
熱抵抗である。

公式８を用いて、セラミック・パッケージ内アルミニウ
ム製ボンディング●ワイヤの温度上昇をＴ”Ｑ以下に制
限するための最本試験持続時間をめることもできる。Ｒ
ｅｑは並列になっている熱抵抗Ｒｒｌｉ，ＲａおよびＲ
ｒａｄを合成したものであり、Ｃｗはボンディング・ワ
イヤの熱容量である。熱抵抗Ｒｒｈ，Ｒ．ａ，およびＲ
ｒａｄの直は参考文献〔２９〕のそれぞイｔ２３７・−
２４０頁、３１＝３３頁、および３４２頁に示されてい
る方法を用いでめることができる。

ボンディング・ワイヤの冷却に関する公式は公式４およ
び５と同じ方法で得られる。定常状態の温度Ｔｓｓは Ｔｓｓ＝ＲｗｘＲｅｑＸ（ＩＸＮｐ）”〔公式９〕で４
えられる。

試験の結果であるボンディング・ワイヤ内の実際の温度
上昇Ｔ実は Ｔ実＝Ｔｓｓｘ（１−ｅＸｐ（−’ｔａ／（ＲｅｑｘＣ
ｗ）））［公式ｉｏ］ また試験の前に必蟹な冷却時間ｔぽ公式１１で俟えられ
る。

ｔ＝一ＲｅｑｘＣｗｘＩｎ（（Ｔ＊大−Ｔ実）／Ｔａ大
）〔公式ｌ１〕 〔発明の効果〕 −以上説明しｔこ様に、本発明によイｔば素子に損錫−
−−＋＋＋＋Ａｕ−り−＼１リＩ を与えることなく回路内試験を行うことができる。

〔参考文献〕

本発明の埋解な助ける上での参考文献のリストを以下に
示す。

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社，１９７７年 （２７）Ｄ．Ｗ．レイモンド，Ｊ．Ｓ．スミス，［過渡
的電流過負萌に対するＩＣの応答Ｊ１９７７年９月のｔ
ｈｅＡｄｖａｎｃｅｄＴｅｃｈｎｉｑｕｅｓａｎｄＦａ
ｉｌｕｒｅ人ｎａｌｙｓｉｓＳｙｍｐｏｓｉｕｍ（７１
’ｒＦＡ．）で発表された論文より 〔２８〕ルイスＪ．ソボトカ，［回路内試験の間にディ
ジタル集積回路を逆駆動することの諸影響ＪＰｒｏｃｅ
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頁［２９：）Ｊ．Ｐ．ハルマン，「熱伝達」第４版，１
９７６年マグロウヒル社，ニューヨーク

【図面の簡単な説明】

第１図は本発明にかかる回路試験装置の概略ブロック図
、第２図は従来の回路内試験の概念図、第３図は回路内
試験における逆駆動現象を説明する図、第４図ないし第
７図は回路内試験におけるＣＭＯＳ素子のラノチアップ
現象を啓明する図、第８図及び第９図は回路内試験にお
けるポンデイング・ワイヤの溶断現象を説明する図、第
ｉｏ図は第１図中のドライバ・モジュールに使用される
ドライバ回路を示す回路図、第１１図及び第１３図ない
し第１７図は回路試験による素子の損傷の可能性の解析
のために用いろ４１，る熱的モデルを示すた・ 等価電気回路図、第１２図は集積回路のｉにおいてよ《
見られる三峰特性を示すグラフである。 ９０：試験プラン書ファイル ９１，９２，９３：入カファイル ９４：トボロジー解析部 ９５：損渇解析部 ９６：試験制御部 ９７：ドライバ●モジュール ９８：被試験素子 ９９：センサ●モジュール。 一屯損一 −４０１− −４０２−

Claims (1)

1. 【特許請求の範囲】 被試験回路内に試験信号を辱えるとともに該被試験回路
   内の信号を検出する回路試験装置において、 前記試験信号を与える継起する２つの期間の間に可変待
   ち時間をおくことを特徴とする回路試験装置。