JPS6013334B2 - 位相差をデジタル値で表わす装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号の位相差をディジタル値で表わす装置に関
するものである。

〔従来技術〕

本発明に対する直接的な従来技術はないが、本発明は本
願出願人の非公知先顔に係る米国特許第３９１４７６び
号もこ示された「低コスト回路素子を有する正確で安定
な符号化法」と題する発明を更に改良して利用するもの
である。

〔発明が解決しようとする問題点〕

上記米国特許では、電圧制御発振器（ＶＣＯ）のる波特
性は、回路の正確性における制御関数である。

位相ロック・ループの動作は、Ａ−Ｄ変換器の線形性を
決定する要因である。特に、ＶＣＯ制御電圧中のりツプ
ル（ｒｉｐｐｌｅ）によって惹起されたＶＣＯ出力にお
ける変調は、適当に含まれねばならない。リップル成分
は、ろ波回路網の帯域によって決定されるＤＣ値の上部
に存在する。低城通過フィル夕の出力は、直接にＶＣＯ
制御入力へ印加されるリップル成分が問題を生じないた
めには、リップル振幅は、入力制御電圧の変化に対する
ＶＣＯの出力周波数の感度を許容レベルに維持する値に
抑えなければならない。ろ波要件は、位相ロック・ルー
プの捕獲及びロック範囲をあまりに小さくするように開
始するかも知れない。つ・さな範囲は、他の成分公差上
に厳密な制限を置き、位相ロックリレープの目的を台無
いこする。〔問題点を解決するための手段〕本発明は、
許容されるロック・ィン捕獲範囲を保持しつつＬできる
だけ多くろ波することによってこの問題を解決する。

この事は、位相ロック・ループの前段及びフィードバッ
ク通路に夫々日で割算するカウンタを置くことを可能に
する。これらの割算カウンタの効果は、リップル周波数
を１／日に減少させ、しかもＶＣＯの出力周波数を不変
のまま維持することである。本発明に組込む位相弁別器
のフィル夕を積分器（線形増幅器）にしたので、それは
線形ランプ関数を発生し、カウン夕は波形の開始時に多
く計数し、次いで少なく計算して行き、全体のカウント
は、それが平坦な直流信号であった場合と同じになると
いう利点を活かすことができる。

即ち、それは波形が上昇する開始時に早く計数し、波形
が降下するにつれて遅く計算する。従って、積分器は誤
差を累積することがない。この事はロック範囲を非常に
広くする。〔実施例〕 第１図は本発明に従って実施された回路図を示す。

この回路は、前記米国特許の第１図に示される回路を改
良したものである。この回路で符号化されるべき量は、
基準信号ＳＲに対する可変幅循環パルス信号ＳＸの位相
である。可変信号ＳＸ及び基準信号ＳＲは、同一周波数
で定期的に生じる。基準信号ＳＲのゼロ交差は、ゼロ交
差検知器１１によって検知される。回路１１はシングル
・ショット１５を付勢し、このシングル・ショットはラ
ッチ１７をセットする出力パルスを発生する。セット条
件において、ラツチ１ ７はＡＮＤ回路１ ９を能動化
し、この回路は図示されていないデジタル・カウン夕へ
計算パルスをゲートする。通常、カウンタは、ラツチ１
７がセットされる同じ時間にゼロヘリセットされる。可
変期間△Ｔの終りをマークする信号ＳＸのエッジは、ラ
ッチ１７をリセットするために使用され、それによって
ＡＮＤ回路１９を介してゲートされるパルスを終了する
。

カウントは、期間△Ｔのデジタル値を表わす。計数パル
スは、安価な電圧制御方形波発振器２５（ＶＣＯ）によ
って発生される。

パルスは、基準信号ＳＲの周波数の高調波である周波数
で生じ、本例においては第３６庇次高調波である。ＶＣ
０２５の出力はフィードバック・ル−フ。へ入る。フィ
ードバックリレープは、周波数分割器２７（これは、高
調波次数で出力の周波数を割算する）と位相弁別器２９
′とを含み、弁別器２９′は、制御入力電圧をＶＣＯへ
与える。ここで更に、本発明においては２個の追加的周
波数分割器が付加される。

１個の分割器２７Ａは、フィードバック・ループに加え
られ、他の分割器２７Ｂは、位相弁別器２９′の前段へ
加えられる。

更に位相弁別器２９′は第２図に示される如く変更され
る。本発明の動作を詳細に説明する前に、正確なパルス
を発生する位相ロック・ループの動作理論を簡単に説明
する。

位相弁別器２９′は、分割器２７からの信号ＳＭ（変調
信号）の制御下に基準信号ＳＲの個別的部分をサンプル
する。サンプルはろ波されて誤差電圧Ｖｅを与えるが、
このＶｅはＳＲ及びＳＭ間の位相差の関数である。誤差
電圧ＶｅはＶＣＯへ印加され、かくて位相ロック・ルー
プは終了される。ループが完了すると、分割器２７の出
力は基準信号ＳＲに対する所定の位相関係でロックされ
、所定の周波数制限が、ＶＣＯ出力上に課される。ＶＣ
Ｏ出力の周波数が、信号ＳＲの周波数の３６折音である
と、ＳＲの連続的なゼロ交差とＳＸの立上りとによって
マークされる期間△Ｔ間にカウンタがカウントする計数
は、通常開ループ又はクリスタル制御発振器に伴うドリ
フト（ｄｒｉ比）又はジタ−（ｉｉ船ｒ）から生じる不
確定性に従わなくなる。

従って、カゥン外こよって得られる計数は、ＳＲはＳＸ
との位相差をより正確に表わす。ＳＸによってラツチ１
７がリセツトされると、ＡＮＤ回路１ ９によるカウン
タへのパルス発生が終了され、シングル・ショット３５
がパルスを発生する。

パルスは、複数個のゲートを付勢するめに使用され、該
ゲートはカウンタの内容を対応する貯蔵ラッチ（図示さ
れず）へ並列に転送する。貯蔵ラッチは計数を貯蔵する
。本発明では位相ロック・ループの正確性を改善するた
めに、捕獲範囲を増加する。

この事は、周波数を係数日で割算するため、入力回路中
に周波数分割器２７Ｂを置くことによって達成される。
例えば第４図において、Ｈ‘ま４の値を有するように示
される。しかし、この事は本発明の重要な事項ではなく
、日の適当な値が他の回路パラメータに依存して選択さ
れてよい。入力中に周波数分割器を加える効果を打消す
ために、他の周波数分割器２７Ａを周波数分割器２７と
直列にフィードバック回路中に置く。

これら周波数分割器を加えることの外に、位相弁別器２
９′が低域通過フィル夕を含むように変更される。この
フィル夕は、前記米国特許に示される微分器と異なり積
分器である。積分器を使用することによって、より良好
なる波作用が行なわれ、前記米国特許の回路ではろ波で
きない多くのノイズを除くことができる。第２図の位相
弁別器は、位相検知器排他的ＯＲ回路１ １７′を含み
、この回路は信号ＳＲ″及びＳＭを排他的ＯＲ結合して
〔（ＳＲ″・ＳＭ）＋（ＳＲ′・ＳＭ）〕電位Ｖｅｌを
発生する。

第３図を参照すると、正弦波ＳＲは、第１図のゼロ交差
検知器１１によって方形波ＳＲ′へ変形される。分割器
２７Ｂは、この方形波を分割して信号ＳＲ″を発生する
。フィードバック通路中に分割器２７Ａを挿入すること
によって、４で割算されたフィードバック信号ＳＭが生
じる。これら２つの信号ＳＭ及びＳＲ″は、第２図の位
相検知器で結合され、第２図に示される地点で出力電圧
ｙｅｌが発生する。Ｖｅｌは低域通過フィルター１９′
へ入り、そこでそれはＲＣ積分回路網及び増幅器Ａによ
って積分され、第３図に示されるランプ関数Ｖｅが発生
される。ランプ関数は、Ｖｅｌが負の値へ変化するまで
、Ｖｅｉｌこよって発生された正の電圧に向って上昇す
る。この時点で、ＲＣ回路網はＶｅｌの負の電圧値へ向
って減少し、負方向へのランプが発生される。第３図は
位相ロック状態における回路を示すので、ゼロ・レベル
の電圧が存在し、線形ランプは、第３図に示されるゼロ
・エラー電圧線のあたりで変化する。この線形ランプが
、第１図のＶＣ０２５へ与えられる結果、電圧が上昇す
るにつれて多くのクロック・パルスが発生されるように
なり、電圧が降下し始めた時点で、クロック・パルスの
発生は少なくなる。しかし、クロック・パルスの平均数
は等しく、その結果は、あたかも一定のＤＣ電圧がＶＣ
Ｏへ印加されたかのようである。回路の利点として、リ
ツプル成分がクロック出力中に変動を与えることがない
。第４図は、回路が位相ロックされない時、分周された
波形灸Ｒ″及びフィードバック信号ＳＭは位相のずれを
生じ、電圧波形Ｖｅｌは対称にならないことを示す。

この事は、低域通過フィルター ｉ９′から第４図に示
される波形Ｖｅに類似した出力電圧を生じる。これは上
昇誤差電圧である。これはＶＣ０２５を所望の安定した
位相ロック条件へ駆動させようとする極性及び大きさの
フィードバック信号を生じる。第５図は、前記米国特許
の第５図に示される位相ロック・ループ１１１を変更し
て本発明を組み込むようにしたブロック図である。

同一のブロックを示すために、同一番号が用いられてい
る。前記米国特許の位相検知器１１７及び低域通過フィ
ル夕１１９は、第２図に示される位相検知器１１７′及
び低域通過フィル夕１１９′と置換される。更に、分割
器１１５Ａが前段入力通路に挿入され、分割器１１５Ｂ
がフィードバック通路に挿入される。これも又第１図と
同じように、回路を更に改善するように働く。〔発明の
効果〕 本発明は、基準信号のためのゼロ交差検知器と位相弁別
器の間に第１の周波数分割器２７Ｂを追加したことによ
り位相ロックの捕獲範囲を拡げて動作の正確性を増し（
第４図ではなく第３図のＳＲ″とＳＭの関係を維持して
Ｖｅの上昇と下降が常に対称的になるようにし）、且つ
位相弁別に与える影響を打消すため第２の周波数分割器
２７Ａをフィードバック・ループ中に更に追加したほか
、位相弁別器に低域通過フィルタ効果を持たせるように
ＲＣ積分回路網を含ませたので、一段とる波効果が高ま
って、リツプル成分がクロック信号出力に変動を与えな
いようになった。

かくて位相ロック・ループの、引いては位相差のデジタ
ル変換全体の機能を安定し且つ正確化する効果が比較的
安価な回路構成で得られた。

【図面の簡単な説明】

第１図は本発明の装置の略図、第２図は第１図のブロッ
ク２９に示される位相弁別器の略図、第３図は回路が位
相ロックされる時の第１図の回路における各種の地点の
波形の図、第４図は回路が位相ロックされない時の（即
ち、位相ずれして動作している時の）第１図の回路にお
ける各種の地点の波形の図第５図は特にデジタル・ボル
ト・メー外こ適用するのに通した本発明の他の実施例の
図である。 １１・・・・・・ゼロ交差検知器、１５・・・・・・シ
ングル・ショット、１ ７・・・・・・ラツチ、１ ９
・・・・・・ＡＮＤ回路、２５・・・・・・電圧制御方
形波発振器（ＶＣＯ）、２７，２７Ａ，２７Ｂ・・・…
周波数分割器、２９′・・・・・・位相弁別器、３５・
・・・・・シングル・ショット、１１３・・・・・・Ｖ
Ｃ０、１ １５・・・…周波数分割器、１ １７′・…
・・排他的ＯＲ回路、１１９′・・・・・・低域通過フ
イルタ。 第１図 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要素（Ａ）乃至（Ｆ）より成り、基準信号
   ＳＲと未知信号ＳＸとの間の位相差ΔＴをデジタル値で
   表わす装置。 （Ａ）基準信号ＳＲの供給源。 （Ｂ）位相ロツク・ループ。 この位相ロツク・ループは、位相弁別器と、上記位相弁
   別器に先行して配置され上記基準信号ＳＲの周波数の１
   ／Ｈに相当する周波数の第１の信号を発生して上記位相
   弁別器に供給する第１の分割器と、上記位相弁別器の出
   力信号を受取つて上記基準信号の予定倍の周波数を有す
   るクロツク信号を発生する電圧制御発振器と、入力が上
   記電圧制御発振器の出力に接続され、上記発振器のリツ
   プル周波数を１／Ｈにするように上記クロツク信号を１
   ／Ｈに割算し且つ上記予定倍の逆数倍に割算して上記位
   相弁別器へフイードバツクする第２及び第３の分割器と
   を具備する。上記位相弁別器はＲＣ積分回路網及び線型
   増幅器を含む。（Ｃ）上記基準信号供給源の出力と上記
   第１の分割器との間に接続されたゼロ交差検知器。（Ｄ
   ）ゲート装置を介して上記クロツク信号を受取つて計数
   するデジタル・カウンタ。 （Ｅ）セツト入力端子及びリセツト入力端子を有し上記
   ゼロ交差検知器を介して得られるゼロ交差信号を上記セ
   ツト入力端子で受取つて上記ゲート装置を開くラツチ。 （Ｆ）上記ラツチのリセツト端子に接続された未知信号
   ＳＸ受入れ端子。