JPH0719440B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0719440B2 JPH0719440B2 JP62205015A JP20501587A JPH0719440B2 JP H0719440 B2 JPH0719440 B2 JP H0719440B2 JP 62205015 A JP62205015 A JP 62205015A JP 20501587 A JP20501587 A JP 20501587A JP H0719440 B2 JPH0719440 B2 JP H0719440B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- level
- clock
- output
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、NRZIデータ列からクロック成分を抽出してNR
ZIデータ列を復調するための復調クロックを発生するPL
L回路に関するものである。
ZIデータ列を復調するための復調クロックを発生するPL
L回路に関するものである。
この種のPLL回路は例えば回転ヘッド式デジタルオーデ
ィオテープレコーダ（Ｒ−DAT）にその使用を見ること
ができる。
ィオテープレコーダ（Ｒ−DAT）にその使用を見ること
ができる。
Ｒ−DATでは、例えば16ビットのデータを上位８ビット
と下位８ビットに分け、各８ビットに対し10ビットの符
号を対応させた8/10変調（8/10M）をしたNRZIデータ列
として記録が行われている。そして、その再生NRZIデー
タ列すなわち8/10M信号を復調するには、NRZIデータ列
からクロック成分を抽出し、該抽出クロック成分に基づ
いて発生した復調クロックによりデータを読取る必要が
ある。
と下位８ビットに分け、各８ビットに対し10ビットの符
号を対応させた8/10変調（8/10M）をしたNRZIデータ列
として記録が行われている。そして、その再生NRZIデー
タ列すなわち8/10M信号を復調するには、NRZIデータ列
からクロック成分を抽出し、該抽出クロック成分に基づ
いて発生した復調クロックによりデータを読取る必要が
ある。
データを最少の誤り率で読取るには、NRZIデータ列の最
大繰り返し周波数の２倍の周波数で、かつNRZIデータ列
と所定の位相関係の復調クロックが必要である。このた
めに、PLL回路の位相比較器の基準入力として8/10M信号
を、可変入力として復調クロックであるVCOの出力信号
をそれぞれ入力し、位相比較器の出力によりVCOを制御
して8/10M信号に位相の一致した復調クロックをVCOに発
生させることが行われている。
大繰り返し周波数の２倍の周波数で、かつNRZIデータ列
と所定の位相関係の復調クロックが必要である。このた
めに、PLL回路の位相比較器の基準入力として8/10M信号
を、可変入力として復調クロックであるVCOの出力信号
をそれぞれ入力し、位相比較器の出力によりVCOを制御
して8/10M信号に位相の一致した復調クロックをVCOに発
生させることが行われている。
ところが、位相比較器は、8/10M信号の周波数がVCOの自
走周波数と違い過ぎ、両周波数の差が一般にキャプチャ
レンジと呼ばれる所定範囲内にないと、その出力に信号
が現われずVCOの制御ができないため、いつまでもPLL回
路は位相ロック状態とならない。
走周波数と違い過ぎ、両周波数の差が一般にキャプチャ
レンジと呼ばれる所定範囲内にないと、その出力に信号
が現われずVCOの制御ができないため、いつまでもPLL回
路は位相ロック状態とならない。
ところで、Ｒ−DATにおいて再生オンすると、キャプス
タンの回路によりテープ走行が開始されると共に回転ヘ
ッドを有するドラムが回転され、回転ヘッドがテープ上
を走行されるようになる。このことによってテープ上の
記録が回転ヘッドにより再生され、8/10M信号が得られ
るが、回転ヘッドとテープの相対速度が所定値にならな
いと、正規の周波数の8/10M信号が得られない。そこ
で、再生オンから早期に回転ヘッドとテープの相対速度
が所定値になるように、ドラムサーボ及びキャプスタン
サーボに種々の工夫が施されているが、これには限界が
あり、またサーボ系が高価になるなどの欠点がある。
タンの回路によりテープ走行が開始されると共に回転ヘ
ッドを有するドラムが回転され、回転ヘッドがテープ上
を走行されるようになる。このことによってテープ上の
記録が回転ヘッドにより再生され、8/10M信号が得られ
るが、回転ヘッドとテープの相対速度が所定値にならな
いと、正規の周波数の8/10M信号が得られない。そこ
で、再生オンから早期に回転ヘッドとテープの相対速度
が所定値になるように、ドラムサーボ及びキャプスタン
サーボに種々の工夫が施されているが、これには限界が
あり、またサーボ系が高価になるなどの欠点がある。
このような欠点はPLL回路のキャプチャレンジを拡大す
ることによって解消することができるが、従来これを満
足させるに十分なキャプチャレンジをもったPLL回路が
なかった。
ることによって解消することができるが、従来これを満
足させるに十分なキャプチャレンジをもったPLL回路が
なかった。
本発明は上述した従来のものの欠点を除去するために成
されたもので、十分に大きなキャプチャレンジを実現す
ることのできるPLL回路を提供することを目的としてい
る。
されたもので、十分に大きなキャプチャレンジを実現す
ることのできるPLL回路を提供することを目的としてい
る。
上記目的を達成するため本発明により成されたPLL回路
は、位相比較器の出力だけでなく周波数比較器の出力に
よっても電圧制御発振器を制御できるようにすることに
より、キャプチャレンジの拡大を図っている。
は、位相比較器の出力だけでなく周波数比較器の出力に
よっても電圧制御発振器を制御できるようにすることに
より、キャプチャレンジの拡大を図っている。
以下、本発明によるPLL回路の一実施例を図面に基づい
て説明する。
て説明する。
第１図は実施例の概略構成を示すブロック図であり、図
において、１は例えばＲ−DATの再生信号である8/10M信
号が入力される信号入力端子、２は8/10M信号を復調す
るためPLL回路により発生される復調クロックを出力す
るクロック出力端子である。３は基準入力に8/10M信号
が、可変入力に復調クロックがそれぞれ入力される位相
比較器（PD）であり、該PD3では8/10M信号と復調クロッ
クとの周波数差が第１のキャプチャレンジ内にあるとき
両者の位相を比較し、位相のずれ量及び方向にそれぞれ
応じた大きさ及び極性のエラー信号を出力する。４は一
方の入力に8/10M信号が、他方の入力に復調クロックが
それぞれ入力される周波数比較器（FC）であり、該FC4
では8/10M信号と復調クロックとの周波数差が第１のキ
ャプチャレンジより広い第２のキャプチャレンジ内にあ
るとき両者の周波数を比較し、周波数のずれ量及び方向
にそれぞれ応じた大きさ及び極性のエラー信号を出力す
る。
において、１は例えばＲ−DATの再生信号である8/10M信
号が入力される信号入力端子、２は8/10M信号を復調す
るためPLL回路により発生される復調クロックを出力す
るクロック出力端子である。３は基準入力に8/10M信号
が、可変入力に復調クロックがそれぞれ入力される位相
比較器（PD）であり、該PD3では8/10M信号と復調クロッ
クとの周波数差が第１のキャプチャレンジ内にあるとき
両者の位相を比較し、位相のずれ量及び方向にそれぞれ
応じた大きさ及び極性のエラー信号を出力する。４は一
方の入力に8/10M信号が、他方の入力に復調クロックが
それぞれ入力される周波数比較器（FC）であり、該FC4
では8/10M信号と復調クロックとの周波数差が第１のキ
ャプチャレンジより広い第２のキャプチャレンジ内にあ
るとき両者の周波数を比較し、周波数のずれ量及び方向
にそれぞれ応じた大きさ及び極性のエラー信号を出力す
る。
PD3及びFC4からのエラー信号は、それぞれ第１のローパ
スフィルタ（LPF）５及び第２のLPF6により高い周波数
成分が除去された後、加算器７の２つの入力の各々に入
力される。加算器７は両エラー信号を加算し、それを電
圧制御発振器（VCO）８の制御入力に印加する。VCO8は
その制御入力に印加される制御信号により発振周波数が
制御され、その出力に復調クロックを発生する。
スフィルタ（LPF）５及び第２のLPF6により高い周波数
成分が除去された後、加算器７の２つの入力の各々に入
力される。加算器７は両エラー信号を加算し、それを電
圧制御発振器（VCO）８の制御入力に印加する。VCO8は
その制御入力に印加される制御信号により発振周波数が
制御され、その出力に復調クロックを発生する。
本例では、上記第１のキャプチャレンジは略±５％、第
２のキャプチャレンジは略±10％となるようにされてい
て、PLL回路全体としては±10％のキャプチャレンジを
もつように働く。
２のキャプチャレンジは略±10％となるようにされてい
て、PLL回路全体としては±10％のキャプチャレンジを
もつように働く。
ところで、8/10M信号は、その変調原理により、最少の
タイムインターバルをＴしたとき1T,2T,3T,4TのHLのパ
ルスを組合せた第２図（ａ）に示すようなNRZIデータ列
からなる。なお、Ｔは回転ヘッドとテープの相対速度に
より変化し、正常再生時の所定の相対速度では となっていて、そのときの復調クロックの周期 に等しくなる。
タイムインターバルをＴしたとき1T,2T,3T,4TのHLのパ
ルスを組合せた第２図（ａ）に示すようなNRZIデータ列
からなる。なお、Ｔは回転ヘッドとテープの相対速度に
より変化し、正常再生時の所定の相対速度では となっていて、そのときの復調クロックの周期 に等しくなる。
以上のことから、8/10M信号と復調クロックとの周波数
比較には一定周期の連続した信号の周波数比較を行う周
波数比較器は使用することができない。
比較には一定周期の連続した信号の周波数比較を行う周
波数比較器は使用することができない。
第３図は上記FC4の原理を示すタイミングチャート図で
ある。原理説明では、簡単のため、8/10M信号は第３図
（ａ）に示すように1TのHLの8/10Mが連続したものから
なるとする。今、第３図（ｂ）に示すように復調クロッ
クの周波数が8/10M信号の周波数よりも高い場合には、
復調クロックの立上りエッジが縦方向の矢印で示すよう
に8/10M信号のHLのＴ期間内に２回現われることがあ
る。一方、第３図（ｃ）に示すように復調クロックの周
波数が8/10M信号の周波数よりも低い場合には、復調ク
ロックの立上りエッジが横方向の矢印で示すように8/10
M信号のHLのパルスのＴ期間内に全く現われないことが
ある。
ある。原理説明では、簡単のため、8/10M信号は第３図
（ａ）に示すように1TのHLの8/10Mが連続したものから
なるとする。今、第３図（ｂ）に示すように復調クロッ
クの周波数が8/10M信号の周波数よりも高い場合には、
復調クロックの立上りエッジが縦方向の矢印で示すよう
に8/10M信号のHLのＴ期間内に２回現われることがあ
る。一方、第３図（ｃ）に示すように復調クロックの周
波数が8/10M信号の周波数よりも低い場合には、復調ク
ロックの立上りエッジが横方向の矢印で示すように8/10
M信号のHLのパルスのＴ期間内に全く現われないことが
ある。
従って、1Tパルスの期間内に復調クロックの立上りエッ
ジが２回現われることを検出することにより、復調クロ
ックの周波数が高いことを知ることができ、その検出の
頻度は周波数差に比例する。また、1Tパルスの期間内に
復調クロックの立上りエッジが全く現われないことを検
出することにより、復調クロックの周波数が低いことを
知ることができ、その検出の頻度は周波数差に比例す
る。
ジが２回現われることを検出することにより、復調クロ
ックの周波数が高いことを知ることができ、その検出の
頻度は周波数差に比例する。また、1Tパルスの期間内に
復調クロックの立上りエッジが全く現われないことを検
出することにより、復調クロックの周波数が低いことを
知ることができ、その検出の頻度は周波数差に比例す
る。
よって、上記検出頻度とその内容にそれぞれ応じた大き
さと極性のエラー信号を発生し、これをLPF5、加算器８
を介してVCO8に印加することによって、復調クロックと
8/10M信号の周波数が一致するようにVCO8の発振周波数
を制御することができる。
さと極性のエラー信号を発生し、これをLPF5、加算器８
を介してVCO8に印加することによって、復調クロックと
8/10M信号の周波数が一致するようにVCO8の発振周波数
を制御することができる。
上述のような制御の過程で8/10M信号と復調クロックと
の周波数差が第１のキャプチャレンジ内に入ると、PD3
の出力にもエラー信号が現われ、これとFC4からのエラ
ー信号とを加算したものでVCO8の制御が行われ、最終的
には8/10M信号と復調クロックとの周波数と位相が一致
した状態にロックされるようになる。
の周波数差が第１のキャプチャレンジ内に入ると、PD3
の出力にもエラー信号が現われ、これとFC4からのエラ
ー信号とを加算したものでVCO8の制御が行われ、最終的
には8/10M信号と復調クロックとの周波数と位相が一致
した状態にロックされるようになる。
次に、8/10M信号中から1Tパルスを検出する原理を第４
図を参照して説明する。1Tパルスを検出するには、2Tパ
ルスと区別できればよく、この判定能力が第２のキャプ
チャレンジを決定する。今、キャプチャレンジ±10％と
すると、1Tパルスの最大タイムインターバルは1.1Tにな
り、2Tパルスの最少タイムインターバルは1.8Tになる。
従って、両パルスのタイムインターブルの差0.7Tの精
度、つまり±0.35Tの精度でインターバルを測定できれ
ば、1Tパルスを2Tパルスと区別して検出することができ
る。よって、パルス信号から1Tパルスを検出するために
は、水晶発振器により発生した周期が0.35Tとなる定周
波数の検出クロックを使用すればよい。
図を参照して説明する。1Tパルスを検出するには、2Tパ
ルスと区別できればよく、この判定能力が第２のキャプ
チャレンジを決定する。今、キャプチャレンジ±10％と
すると、1Tパルスの最大タイムインターバルは1.1Tにな
り、2Tパルスの最少タイムインターバルは1.8Tになる。
従って、両パルスのタイムインターブルの差0.7Tの精
度、つまり±0.35Tの精度でインターバルを測定できれ
ば、1Tパルスを2Tパルスと区別して検出することができ
る。よって、パルス信号から1Tパルスを検出するために
は、水晶発振器により発生した周期が0.35Tとなる定周
波数の検出クロックを使用すればよい。
勿論、2Tパルスを検出して同様のこと行ってもよいが、
この場合には、2Tパルスと3Tパルスとの判別により周波
数の高い検出クロックが必要になるので、ICの高周波特
性上好ましくないことが生じるので実際的でない。
この場合には、2Tパルスと3Tパルスとの判別により周波
数の高い検出クロックが必要になるので、ICの高周波特
性上好ましくないことが生じるので実際的でない。
第５図は上述した原理に基づいて動作するFC4の具体例
を示し、図において、４−１は周期0.35Tの周波数の検
出クロックが入力される検出クロック入力端子、４−２
は8/10M信号が入力される8/10M信号入力端子、４−３は
復調クロック、すなわちVCO8（第１図）の出力が入力さ
れる復調クロック入力端子である。
を示し、図において、４−１は周期0.35Tの周波数の検
出クロックが入力される検出クロック入力端子、４−２
は8/10M信号が入力される8/10M信号入力端子、４−３は
復調クロック、すなわちVCO8（第１図）の出力が入力さ
れる復調クロック入力端子である。
上記検出クロックはANDゲート４−４及び４−５をそれ
ぞれ介して３ビットカウンタ４−６及び４−７のクロッ
ク入力CKに、インバータ４−８を介してＤラッチ回路４
−９及び４−10のクロック入力CKに、そしてシフトレジ
スタ４−11のクロック入力CKにそれぞれ入力される。8/
10M信号はインバータ４−12を介してカウンタ４−６の
リセット入力Ｒ及びＤラッチ回路４−13のクロック入力
CKに、カウンタ４−７のリセット入力Ｒ、シフトレジス
タ４−11のシリアルデータ入力SI、Ｄラッチ回路４−14
のクロック入力CK、ANDゲート４−15の一方の入力及びN
ORゲート４−16の一方の入力にそれぞれ入力される。復
調クロックはANDゲート４−17及び４−18をそれぞれ介
してカウンタ４−19及び４−20のクロック入力CKに入力
される。
ぞれ介して３ビットカウンタ４−６及び４−７のクロッ
ク入力CKに、インバータ４−８を介してＤラッチ回路４
−９及び４−10のクロック入力CKに、そしてシフトレジ
スタ４−11のクロック入力CKにそれぞれ入力される。8/
10M信号はインバータ４−12を介してカウンタ４−６の
リセット入力Ｒ及びＤラッチ回路４−13のクロック入力
CKに、カウンタ４−７のリセット入力Ｒ、シフトレジス
タ４−11のシリアルデータ入力SI、Ｄラッチ回路４−14
のクロック入力CK、ANDゲート４−15の一方の入力及びN
ORゲート４−16の一方の入力にそれぞれ入力される。復
調クロックはANDゲート４−17及び４−18をそれぞれ介
してカウンタ４−19及び４−20のクロック入力CKに入力
される。
カウンタ４−６及び４−７のQ3出力はＤラッチ回路４−
９及び４−10のＤ入力にそれぞれ入力され、Ｄラッチ回
路４−９及び４−10のＱ出力はインバータ４−21及び４
−22をそれぞれ介してANDゲート４−４及び４−５の入
力にゲート信号としてそれぞれ入力される。またインバ
ータ４−21の出力はANDゲート４−23及び４−24の一方
の入力に、インバータ４−22の出力はANDゲート４−25
及び４−26の一方の入力にそれぞれ入力される。
９及び４−10のＤ入力にそれぞれ入力され、Ｄラッチ回
路４−９及び４−10のＱ出力はインバータ４−21及び４
−22をそれぞれ介してANDゲート４−４及び４−５の入
力にゲート信号としてそれぞれ入力される。またインバ
ータ４−21の出力はANDゲート４−23及び４−24の一方
の入力に、インバータ４−22の出力はANDゲート４−25
及び４−26の一方の入力にそれぞれ入力される。
シフトレジスタ４−11のQ2出力はANDゲート４−15及びO
Rゲート４−16の他方の入力にそれぞれ入力される。AND
ゲート４−15の出力はＤラッチ回路４−13及びカウンタ
４−20のリセット入力Ｒに、NORゲート４−16の出力は
Ｄラッチ回路４−14及びカウンタ４−19のリセット入力
Ｒにそれぞれ入力される。カウンタ４−19及び４−20の
Q1出力はNORゲート４−27及び４−28の一方の入力にそ
れぞれ入力され、カウンタ４−19のQ2出力はANDゲート
４−23及びNORゲート４−27の他方の入力にそれぞれ入
力されると共にインバータ４−23を介してANDゲート４
−17の他方の入力に入力される。
Rゲート４−16の他方の入力にそれぞれ入力される。AND
ゲート４−15の出力はＤラッチ回路４−13及びカウンタ
４−20のリセット入力Ｒに、NORゲート４−16の出力は
Ｄラッチ回路４−14及びカウンタ４−19のリセット入力
Ｒにそれぞれ入力される。カウンタ４−19及び４−20の
Q1出力はNORゲート４−27及び４−28の一方の入力にそ
れぞれ入力され、カウンタ４−19のQ2出力はANDゲート
４−23及びNORゲート４−27の他方の入力にそれぞれ入
力されると共にインバータ４−23を介してANDゲート４
−17の他方の入力に入力される。
カウンタ４−20のQ2出力は、ANDゲート４−25及びNORゲ
ート４−28の他方の入力にそれぞれ入力されると共にイ
ンバータ４−30を介してANDケート４−18の他方の入力
に入力される。
ート４−28の他方の入力にそれぞれ入力されると共にイ
ンバータ４−30を介してANDケート４−18の他方の入力
に入力される。
NORゲート４−27及び４−28の出力はANDゲート４−24及
び４−26の他方の入力に入力され、ANDゲート４−23及
び４−24の出力はＤラッチ回路４−14のD1及びD2入力に
それぞれ入力され、ANDゲート４−25及び４−26の出力
はＤラッチ回路４−13のD1及びD2入力にそれぞれ入力さ
れる。
び４−26の他方の入力に入力され、ANDゲート４−23及
び４−24の出力はＤラッチ回路４−14のD1及びD2入力に
それぞれ入力され、ANDゲート４−25及び４−26の出力
はＤラッチ回路４−13のD1及びD2入力にそれぞれ入力さ
れる。
Ｄラッチ回路４−14のQ1及びQ2出力はORゲート４−31及
び４−32の一方の入力に、Ｄラッチ回路４−13のQ1及び
Q2出力はORゲート４−31及び４−32の他方の入力にそれ
ぞれ入力される。ORゲート４−31及４−32の出力はモノ
マルチバイブレータ（MMV）４−33及び４−34の入力に
入力され、MMV4−33及び４−34の出力は増加器４−35の
−入力及び＋入力にそれぞれ入力され、加算器４−35の
出力が第２のLPF6（第１図）の入力に入力される。
び４−32の一方の入力に、Ｄラッチ回路４−13のQ1及び
Q2出力はORゲート４−31及び４−32の他方の入力にそれ
ぞれ入力される。ORゲート４−31及４−32の出力はモノ
マルチバイブレータ（MMV）４−33及び４−34の入力に
入力され、MMV4−33及び４−34の出力は増加器４−35の
−入力及び＋入力にそれぞれ入力され、加算器４−35の
出力が第２のLPF6（第１図）の入力に入力される。
上記カウンタ４−6,4−7,4−19及び４−20はそのクロッ
ク入力CKがＨからＬレベルに立下ることに応じて“1"を
カウントし、リセット入力ＲがＬからＨレベルに立上る
ことに応じてリセットされ、Ｈレベルになっている期間
カウントを行わない。シフトレジスタ４−11はそのクロ
ック入力がＨからＬレベルに立下ることに応じてシリア
ルデータ入力SIの8/10M信号の状態を取り込みシフトす
る。Ｄラッチ回路４−９及び４−10はそのクロック入力
CKがＨからＬレベルに立下ることに応じてＤ入力の状態
を取り込みラッチしてＱ出力に送出する。Ｄラッチ回路
４−13及び４−14はそのクロック入力CKがＨからＬレベ
ルに立下ることに応じてD1及びD2の状態をそれぞれ取り
込みラッチしてQ1及びQ2出力にそれぞれ送出する。
ク入力CKがＨからＬレベルに立下ることに応じて“1"を
カウントし、リセット入力ＲがＬからＨレベルに立上る
ことに応じてリセットされ、Ｈレベルになっている期間
カウントを行わない。シフトレジスタ４−11はそのクロ
ック入力がＨからＬレベルに立下ることに応じてシリア
ルデータ入力SIの8/10M信号の状態を取り込みシフトす
る。Ｄラッチ回路４−９及び４−10はそのクロック入力
CKがＨからＬレベルに立下ることに応じてＤ入力の状態
を取り込みラッチしてＱ出力に送出する。Ｄラッチ回路
４−13及び４−14はそのクロック入力CKがＨからＬレベ
ルに立下ることに応じてD1及びD2の状態をそれぞれ取り
込みラッチしてQ1及びQ2出力にそれぞれ送出する。
以上の構成において、第５図中各部の波形を示す第６図
乃至第８図のタイミングチャート図を参照して動作を説
明する。
乃至第８図のタイミングチャート図を参照して動作を説
明する。
今、8/10M信号入力端子４−２に第６図に示すような8/1
0M信号が入力され、かつ復調クロック入力端子４−３に
本来再生されるべき復調クロックと等しい周波数の復調
クロックが入力されているとする。リセット入力Ｒにイ
ンバータ４−12を介して8/10M信号が入力されているカ
ウンタ４−６は、8/10M信号がＬレベルの期間は検出ク
ロックのカウントを行わず、Ｈレベルの期間だけカウン
トを行う。一方、リセット入力Ｒに直接8/10M信号が入
力されているカウンタ４−７は8/10M信号がＨレベルの
期間は検出クロックのカウントを行わず、Ｌレベルの期
間だけカウントを行う。
0M信号が入力され、かつ復調クロック入力端子４−３に
本来再生されるべき復調クロックと等しい周波数の復調
クロックが入力されているとする。リセット入力Ｒにイ
ンバータ４−12を介して8/10M信号が入力されているカ
ウンタ４−６は、8/10M信号がＬレベルの期間は検出ク
ロックのカウントを行わず、Ｈレベルの期間だけカウン
トを行う。一方、リセット入力Ｒに直接8/10M信号が入
力されているカウンタ４−７は8/10M信号がＨレベルの
期間は検出クロックのカウントを行わず、Ｌレベルの期
間だけカウントを行う。
また、両Ｄラッチ回路４−９及び４−10が共にＬレベル
をラッチした状態にあるとすると、そのＱ出力が共にＬ
レベルにあり、これがインバータ４−21及び４−22をそ
れぞれ介して入力されているANDゲート４−4,4−23,4−
24及びANDゲート４−5,4−25,4−26は開状態にある。従
って、ANDゲート４−４及び４−５の出力には第６図ａ
及びｄに示すようにこれらを通過した検出クロックが現
われ、カウンタ４−６及び４−７のクロック入力CKにそ
れぞれ入力されている。
をラッチした状態にあるとすると、そのＱ出力が共にＬ
レベルにあり、これがインバータ４−21及び４−22をそ
れぞれ介して入力されているANDゲート４−4,4−23,4−
24及びANDゲート４−5,4−25,4−26は開状態にある。従
って、ANDゲート４−４及び４−５の出力には第６図ａ
及びｄに示すようにこれらを通過した検出クロックが現
われ、カウンタ４−６及び４−７のクロック入力CKにそ
れぞれ入力されている。
8/10M信号がＬレベルにある時点t0〜t1の間では、カウ
ンタ４−７がANDゲート４−５の出力に現われる検出ク
ロックをカウントするが、そのカウント値は４となる前
の時点t1においてリセットされるため、カウンタQ3の出
力は第６図ｅに示すようにＬレベルになっている。時点
t0〜t1の間ではカウンタ４−６はカウントを行わず、8/
10M信号のレベルがＨレベルになっている時点t1〜t2の
間で検出クロックのカウントを行う。しかし、このt1〜
t2の期間はＴに等しく、このＴ時間内には４個の検出ク
ロックをカウントすることができないため、カウンタ４
−６のQ3出力もＬレベルのままである。カウンタ４−６
及び４−７は8/10M信号の立下り及び立上りエッジによ
ってそれぞれリセットされ次のカウントに備えられる。
ンタ４−７がANDゲート４−５の出力に現われる検出ク
ロックをカウントするが、そのカウント値は４となる前
の時点t1においてリセットされるため、カウンタQ3の出
力は第６図ｅに示すようにＬレベルになっている。時点
t0〜t1の間ではカウンタ４−６はカウントを行わず、8/
10M信号のレベルがＨレベルになっている時点t1〜t2の
間で検出クロックのカウントを行う。しかし、このt1〜
t2の期間はＴに等しく、このＴ時間内には４個の検出ク
ロックをカウントすることができないため、カウンタ４
−６のQ3出力もＬレベルのままである。カウンタ４−６
及び４−７は8/10M信号の立下り及び立上りエッジによ
ってそれぞれリセットされ次のカウントに備えられる。
次の時点t2〜t3の間では、カウンタ４−７が検出パルス
のカウントを行う。このt2〜t3の期間は2Tに等しく、従
ってこの2T時間内にカウンタ４−７は４個の検出クロッ
クをカウントし、その時点でそのQ3出力は第６図ｅに示
すようにＬからＨレベルに立上り、Ｄラッチ回路４−10
のＤ入力はＬからＨレベルになる。このＨレベルのＤ入
力はＤラッチ回路４−10のクロック入力CKに入力されて
いる検出パルスの立下りにより、Ｄラッチ回路４−10に
ラッチされ、それまでＬレベルであったそのＱ出力がＨ
レベルになり、これを反転するイバータ４−22の出力は
第６図ｆに示すようにＬレベルになる。インバータ４−
22の出力がＬレベルになることにより、ANDゲート４−
５が閉じられ、その出力には第６図ｄに示すように検出
クロックは現われなくなり、カウンタ４−７のそれ以上
のカウントは行われない。カウンタ４−７は8/10M信号
が時点t3においてＬからＨレベルに立上ることによりリ
セットされ、そのＱ出力がＬレベルになるため、このＬ
レベルが次の検出クロックによってＤラッチ回路４−10
にラッチされ、これによりインバータ４−22の出力がＨ
レベルになり、ANDゲート４−５が再び開され、ANDゲー
ト４−５の出力に第６図ｄに示すように再び検出クロッ
クが現われるようになる。
のカウントを行う。このt2〜t3の期間は2Tに等しく、従
ってこの2T時間内にカウンタ４−７は４個の検出クロッ
クをカウントし、その時点でそのQ3出力は第６図ｅに示
すようにＬからＨレベルに立上り、Ｄラッチ回路４−10
のＤ入力はＬからＨレベルになる。このＨレベルのＤ入
力はＤラッチ回路４−10のクロック入力CKに入力されて
いる検出パルスの立下りにより、Ｄラッチ回路４−10に
ラッチされ、それまでＬレベルであったそのＱ出力がＨ
レベルになり、これを反転するイバータ４−22の出力は
第６図ｆに示すようにＬレベルになる。インバータ４−
22の出力がＬレベルになることにより、ANDゲート４−
５が閉じられ、その出力には第６図ｄに示すように検出
クロックは現われなくなり、カウンタ４−７のそれ以上
のカウントは行われない。カウンタ４−７は8/10M信号
が時点t3においてＬからＨレベルに立上ることによりリ
セットされ、そのＱ出力がＬレベルになるため、このＬ
レベルが次の検出クロックによってＤラッチ回路４−10
にラッチされ、これによりインバータ４−22の出力がＨ
レベルになり、ANDゲート４−５が再び開され、ANDゲー
ト４−５の出力に第６図ｄに示すように再び検出クロッ
クが現われるようになる。
次の時点t3〜t4の間では、カウンタ４−６が検出クロッ
クのカウントを行う。このt3〜t4の期間は3Tに等しく、
従ってこの3T時間内にカウンタ４−６は４個の検出クロ
ックをカウントし、その時点でそのQ3出力は第６図ｂに
示すようにＬレベルからＨレベルに立上り、Ｄラッチ回
路４−９のＤ入力はＬレベルからＨレベルになる。この
ＨレベルのＤ入力はＤラッチ回路４−９のクロック入力
CKに入力されている検出パルスの立下りにより、Ｄラッ
チ回路４−９にラッチされ、それまでＬレベルであった
そのＱ出力がＨレベルになり、これを反転するインバー
タ４−21の出力は第６図ｃに示すようにＬレベルにな
る。インバータ４−21の出力がＬレベルになることによ
り、ANDゲート４−４が閉じられ、その出力には第６図
ａに示すように検出クロックは現われなくなり、カウン
タ４−６のそれ以上のカウントは行われない。カウンタ
４−６は8/10M信号が時点t4においてＨからＬレベルに
立上ることによりリセットされ、そのＱ出力がＬレベル
になるため、このＬレベルが次の検出クロックによって
Ｄラッチ回路４−９にラッチされ、これによりインバー
タ４−21の出力がＨレベルになり、ANDゲート４−４が
再び開され、ANDゲート４−４の出力に第６図ａに示す
ように再び検出クロックが現われるようになる。
クのカウントを行う。このt3〜t4の期間は3Tに等しく、
従ってこの3T時間内にカウンタ４−６は４個の検出クロ
ックをカウントし、その時点でそのQ3出力は第６図ｂに
示すようにＬレベルからＨレベルに立上り、Ｄラッチ回
路４−９のＤ入力はＬレベルからＨレベルになる。この
ＨレベルのＤ入力はＤラッチ回路４−９のクロック入力
CKに入力されている検出パルスの立下りにより、Ｄラッ
チ回路４−９にラッチされ、それまでＬレベルであった
そのＱ出力がＨレベルになり、これを反転するインバー
タ４−21の出力は第６図ｃに示すようにＬレベルにな
る。インバータ４−21の出力がＬレベルになることによ
り、ANDゲート４−４が閉じられ、その出力には第６図
ａに示すように検出クロックは現われなくなり、カウン
タ４−６のそれ以上のカウントは行われない。カウンタ
４−６は8/10M信号が時点t4においてＨからＬレベルに
立上ることによりリセットされ、そのＱ出力がＬレベル
になるため、このＬレベルが次の検出クロックによって
Ｄラッチ回路４−９にラッチされ、これによりインバー
タ４−21の出力がＨレベルになり、ANDゲート４−４が
再び開され、ANDゲート４−４の出力に第６図ａに示す
ように再び検出クロックが現われるようになる。
以下、上述したと同様の動作が行われ、インバータ４−
21の出力は、第６図ｃに示すように、8/10M信号がＨレ
ベルである期間が1T以外のときにＬレベルとなり、イン
バータ４−22の出力は、第６図ｆに示すように、8/10M
信号がＬレベルである期間が1T以外のときＬレベルとな
る。このインバータ４−21及び４−22の出力はANDゲー
ト４−23,4−24及びANDゲート４−25,4−26にゲート信
号として入力される。
21の出力は、第６図ｃに示すように、8/10M信号がＨレ
ベルである期間が1T以外のときにＬレベルとなり、イン
バータ４−22の出力は、第６図ｆに示すように、8/10M
信号がＬレベルである期間が1T以外のときＬレベルとな
る。このインバータ４−21及び４−22の出力はANDゲー
ト４−23,4−24及びANDゲート４−25,4−26にゲート信
号として入力される。
シフトレジスタ４−11はそのシリアルデータ入力SIに入
力されている8/10M信号を第６図ｇに示すように検出ク
ロック２周期分遅延してそのQ2出力に送出する。このシ
フトレジスタ４−11のQ2出力は、一方の入力に8/10M信
号が入力されているANDゲート４−15及びNORゲート４−
16の他方の入力に入力される。このことによってANDゲ
ート４−15及びNORゲート４−16の出力には、第６図ｈ
及びｉに示すような信号がそれぞれ現われ、それぞれカ
ウンタ４−20及び４−19のリセット入力Ｒに入力され
る。
力されている8/10M信号を第６図ｇに示すように検出ク
ロック２周期分遅延してそのQ2出力に送出する。このシ
フトレジスタ４−11のQ2出力は、一方の入力に8/10M信
号が入力されているANDゲート４−15及びNORゲート４−
16の他方の入力に入力される。このことによってANDゲ
ート４−15及びNORゲート４−16の出力には、第６図ｈ
及びｉに示すような信号がそれぞれ現われ、それぞれカ
ウンタ４−20及び４−19のリセット入力Ｒに入力され
る。
カウンタ４−19及び４−20はそのリセット入力ＲがＬか
らＨレベルに立上ることによりリセットされ、そのＨレ
ベルの間カウントを行わず、リセット入力ＲがＬレベル
の間だそのクロック入力CKがＨからＬレベルに立下る毎
に“1"をカウントする。そして、それらのリセット状態
においてQ1及びQ2出力が共にＬレベルになる。
らＨレベルに立上ることによりリセットされ、そのＨレ
ベルの間カウントを行わず、リセット入力ＲがＬレベル
の間だそのクロック入力CKがＨからＬレベルに立下る毎
に“1"をカウントする。そして、それらのリセット状態
においてQ1及びQ2出力が共にＬレベルになる。
カウンタ４−19及び４−20のクロック入力には、それぞ
れのQ2出力をインバータ４−29及び４−30で反転した信
号でゲート制御されるANDゲート４−17及び４−18をそ
れぞれ介して復調クロックが入力されるようになってい
る。ANDゲート４−17及び４−18はカウンタ４−19及び
４−20が復調クロックのＨからＬレベルへの立下りを２
回カウントしてそれらのQ2出力がＨレベルにならない限
り開していて、第６図ｊ及び０にそれぞれ示すように復
調クロックを通過させる。
れのQ2出力をインバータ４−29及び４−30で反転した信
号でゲート制御されるANDゲート４−17及び４−18をそ
れぞれ介して復調クロックが入力されるようになってい
る。ANDゲート４−17及び４−18はカウンタ４−19及び
４−20が復調クロックのＨからＬレベルへの立下りを２
回カウントしてそれらのQ2出力がＨレベルにならない限
り開していて、第６図ｊ及び０にそれぞれ示すように復
調クロックを通過させる。
今、カウンタ４−19についてみると、そのリセット入力
ＲがＬレベルの間復調クロックのＨからＬレベルへの立
下りをカウントし、カウント値が１のときはそのQ1出力
が第６図ｋに示すようにＨレベルとなる。そしてリセッ
ト入力ＲがＬからＨレベルに立上るとリセットされ、そ
のQ1出力が第６図ｋに示すようにＨからＬレベルに立下
る。カウンタ４−19のリセット入力ＲがＬレベルである
期間が長いときは、復調クロックのＬからＨへの立下り
を２回カウントしそのQ2出力が第６図ｌに示すようにＬ
からＨレベルに立上る。カウンタ４−19のQ1及びQ2出力
はNORゲート４−27に入力されているが、NORゲート４−
27は両入力が共にＬレベルのときその出力がＨレベルと
なり、それ以外のときはＬレベルとなり、これがANDゲ
ート４−24に入力されるようになっている。そしてカウ
ンタ４−19のQ2出力がANDゲート４−23に入力されてい
るので、ANDゲート４−23及び４−24の出力にはそれら
の両入力がＨレベルとなる間第６図ｍ及びｎに示すよう
にＨレベルとなる。Ｄラッチ４−14は、そのクロック入
力CKに入力されている8/10M信号がＨからＬレベルに立
下った時点でそのD1及びD2入力をラッチするが、8/10M
信号と復調クロックの周波数が等しいときには、8/10M
信号が立下る時点でANDゲート４−23及び４−24の出力
がＨレベルになっていることがなく、ラッチ回路４−14
にはＨレベルがラッチされることはなく、Q1及びQ2出力
のいずれもＬレベルに保たれる。
ＲがＬレベルの間復調クロックのＨからＬレベルへの立
下りをカウントし、カウント値が１のときはそのQ1出力
が第６図ｋに示すようにＨレベルとなる。そしてリセッ
ト入力ＲがＬからＨレベルに立上るとリセットされ、そ
のQ1出力が第６図ｋに示すようにＨからＬレベルに立下
る。カウンタ４−19のリセット入力ＲがＬレベルである
期間が長いときは、復調クロックのＬからＨへの立下り
を２回カウントしそのQ2出力が第６図ｌに示すようにＬ
からＨレベルに立上る。カウンタ４−19のQ1及びQ2出力
はNORゲート４−27に入力されているが、NORゲート４−
27は両入力が共にＬレベルのときその出力がＨレベルと
なり、それ以外のときはＬレベルとなり、これがANDゲ
ート４−24に入力されるようになっている。そしてカウ
ンタ４−19のQ2出力がANDゲート４−23に入力されてい
るので、ANDゲート４−23及び４−24の出力にはそれら
の両入力がＨレベルとなる間第６図ｍ及びｎに示すよう
にＨレベルとなる。Ｄラッチ４−14は、そのクロック入
力CKに入力されている8/10M信号がＨからＬレベルに立
下った時点でそのD1及びD2入力をラッチするが、8/10M
信号と復調クロックの周波数が等しいときには、8/10M
信号が立下る時点でANDゲート４−23及び４−24の出力
がＨレベルになっていることがなく、ラッチ回路４−14
にはＨレベルがラッチされることはなく、Q1及びQ2出力
のいずれもＬレベルに保たれる。
同様のことは、カウンタ４−20のQ1及びQ2出力をそれぞ
れ示す第６図ｐ及びｑ、ANDゲート４−25及び４−26の
出力をそれぞれ示す第６図ｒ及びｓからも明らかなよう
にＤラッチ回路４−13のQ1及びQ2出力にも生じる。
れ示す第６図ｐ及びｑ、ANDゲート４−25及び４−26の
出力をそれぞれ示す第６図ｒ及びｓからも明らかなよう
にＤラッチ回路４−13のQ1及びQ2出力にも生じる。
従って、ORゲート４−31及び４−32の出力は第６図fH及
びfLに示すように共にＬレベルを保ち、MMV4−33及び４
−34がトリガされることがなく、よって加算器４−35の
出力からLPF6（第１図）へは何の信号も送られず、VCO8
は現状に保たれる。
びfLに示すように共にＬレベルを保ち、MMV4−33及び４
−34がトリガされることがなく、よって加算器４−35の
出力からLPF6（第１図）へは何の信号も送られず、VCO8
は現状に保たれる。
これに対し、第７図に示すように復調クロックの周波数
が高くなった場合には、第５図中の各部の波形が第７図
ｉ〜ｓに示すように変化し、ORゲート４−31の出力に第
７図fHで示すようなパルスが発生される。ORゲート４−
31の出力に現われるパルス幅は一定でないので、これに
よりMMV4−33をトリガして一定の幅のパルスを発生し、
これを加算器４−35の−入力に入力することにより、そ
の出力に負パルスを出力する。加算器４−35の出力の負
パルスはLPF6（第１図で高い周波数成分が除去された
後、エラー信号としてVCO8に入力される。このこきのエ
ラー信号は負の値を有するので、VCO8の発振周波数を低
下させる。
が高くなった場合には、第５図中の各部の波形が第７図
ｉ〜ｓに示すように変化し、ORゲート４−31の出力に第
７図fHで示すようなパルスが発生される。ORゲート４−
31の出力に現われるパルス幅は一定でないので、これに
よりMMV4−33をトリガして一定の幅のパルスを発生し、
これを加算器４−35の−入力に入力することにより、そ
の出力に負パルスを出力する。加算器４−35の出力の負
パルスはLPF6（第１図で高い周波数成分が除去された
後、エラー信号としてVCO8に入力される。このこきのエ
ラー信号は負の値を有するので、VCO8の発振周波数を低
下させる。
第８図は復調クロックの周波数が低い場合の各部の波形
を示し、該図から明らかなように、ORゲート４−32の出
力に第８図fLに示すようなパルスが発生され、これに基
づいてVCO8（第１図）に正のエラー電圧信号が印加され
て、VCO8の周波数を上昇させる。
を示し、該図から明らかなように、ORゲート４−32の出
力に第８図fLに示すようなパルスが発生され、これに基
づいてVCO8（第１図）に正のエラー電圧信号が印加され
て、VCO8の周波数を上昇させる。
以上説明したように本発明によれば、位相比較器の他
に、NRZIデータ列と復調クロックとの周波数を比較する
ことのできる周波数比較器を有し、両比較器の出力によ
り電圧制御発振器を制御するようにしているため、キャ
プチャレンジを広くすることができ、復調クロックを早
期にNRZIデータ列に位相ロックすることができるように
なっている。
に、NRZIデータ列と復調クロックとの周波数を比較する
ことのできる周波数比較器を有し、両比較器の出力によ
り電圧制御発振器を制御するようにしているため、キャ
プチャレンジを広くすることができ、復調クロックを早
期にNRZIデータ列に位相ロックすることができるように
なっている。
第１図は本発明の実施例を概略構成を示すブロック図、 第２図は8/10M信号の一例を示す波形図、 第３図は第１図中の周波数比較器の原理を説明するため
のタイミングチャート図、 第４図は最小タイムインターバルを検出する原理を説明
するための説明図、 第５図は第１図中の周波数比較器の具体例を示す電気回
路ブロック図、 第６図乃至第８図は第５図中の各部の波形を示すタイミ
ングチャート図である。 ３……位相比較器、４……周波数比較器、７……加算
器、８……電圧制御発振器、４−4,4−５……ANDゲー
ト、４−6,4−7,4−19,4−20……カウンタ、４−9,4−1
0,4−13,4−14……Ｄラッチ回路、４−11……シフトレ
ジスタ。
のタイミングチャート図、 第４図は最小タイムインターバルを検出する原理を説明
するための説明図、 第５図は第１図中の周波数比較器の具体例を示す電気回
路ブロック図、 第６図乃至第８図は第５図中の各部の波形を示すタイミ
ングチャート図である。 ３……位相比較器、４……周波数比較器、７……加算
器、８……電圧制御発振器、４−4,4−５……ANDゲー
ト、４−6,4−7,4−19,4−20……カウンタ、４−9,4−1
0,4−13,4−14……Ｄラッチ回路、４−11……シフトレ
ジスタ。
Claims (1)
- 【請求項１】NRZIデータ列の復調クロックを発生する電
圧制御発振器と、 該電圧制御発振器からの復調クロックを可変入力とし、
かつNRZIデータ列を基準入力として両者の位相を比較し
位相のずれに応じた信号を出力する位相比較器と、 前記電圧制御発振黄からの復調クロッウと前記NRZIデー
タ列の周波数を比較し周波数のずれに応じた信号を出力
する周波数比較器と、 前記位相比較器の出力と前記周波数比較器の出力とを加
算し、該加算結果により前記電圧制御発振器を制御する
加算器とを備え、 前記周波数比較器は前記NRZIデータ列から最小タイムイ
ンターバルのデータを検出するインターバル検出手段
と、該検出したデータ長内に現われる前記電圧制御発振
器からの復調クロックの数を計数する計数手段とを備
え、該計数結果により前記NRZIデータ列と復調クロック
との周波数のずれに応じた信号を出力する、 ことを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205015A JPH0719440B2 (ja) | 1987-08-20 | 1987-08-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62205015A JPH0719440B2 (ja) | 1987-08-20 | 1987-08-20 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449176A JPS6449176A (en) | 1989-02-23 |
| JPH0719440B2 true JPH0719440B2 (ja) | 1995-03-06 |
Family
ID=16500033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62205015A Expired - Lifetime JPH0719440B2 (ja) | 1987-08-20 | 1987-08-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719440B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2785996B2 (ja) * | 1990-04-19 | 1998-08-13 | 日本電気株式会社 | Ｐｌｌ周波数シンセサイザ |
| JP2518148B2 (ja) * | 1993-03-12 | 1996-07-24 | 日本電気株式会社 | クロック従属同期方法 |
| US6496555B1 (en) | 1998-07-22 | 2002-12-17 | Nec Corporation | Phase locked loop |
| JP2024042446A (ja) * | 2022-09-15 | 2024-03-28 | キオクシア株式会社 | 半導体集積回路、半導体集積回路の制御方法、及び回路システム |
-
1987
- 1987-08-20 JP JP62205015A patent/JPH0719440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449176A (en) | 1989-02-23 |
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