JPS60134468A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60134468A JPS60134468A JP58242022A JP24202283A JPS60134468A JP S60134468 A JPS60134468 A JP S60134468A JP 58242022 A JP58242022 A JP 58242022A JP 24202283 A JP24202283 A JP 24202283A JP S60134468 A JPS60134468 A JP S60134468A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- channel
- regions
- concentration
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳ）ランジスタに係り、特に高精度のトラ
ンジスタを形成するに好適なトランジスタ構造に関する
。
ンジスタを形成するに好適なトランジスタ構造に関する
。
従来ＭＯ８）ランジスタの性能、特に増幅率に対応する
相互コンダクタンスｇ、、は、次式のように表わされた
。
相互コンダクタンスｇ、、は、次式のように表わされた
。
ここでり、ＷはそれぞれＭＯＳ）ランジスタの実効チャ
ネル長と実効チャネル幅であシ、ｆ（Ｎｃ）はチャネル
とその近傍の空乏層内の不純物濃度分布による関数であ
る。
ネル長と実効チャネル幅であシ、ｆ（Ｎｃ）はチャネル
とその近傍の空乏層内の不純物濃度分布による関数であ
る。
第１図にトランジスタの平面図を示す。トランジスタは
ソース１、ドレイン２、ゲート３で構成されており、そ
れぞれチャネル長方向断面ＡＡ。
ソース１、ドレイン２、ゲート３で構成されており、そ
れぞれチャネル長方向断面ＡＡ。
チャネル幅方向断面ＢＢを第２図と第３図に示す。
第２図に示すようにＳｉに代表される基板４上に、隣接
したトランジスタと電気的に分配する基板４と同導電型
の不純物濃度の高いチャネルストッパー８とフィールド
酸化膜５が形成され、基板４と逆導電型のソース１、ド
レイン２を形成する。ソース１とドレイン２の端部間距
離がおよそ実効チャネル長りとなる。まだソース１とド
レイン２は多結晶Ｓｉで代表されるゲート３と自己整合
で形成されるためゲート長Ｌ１とＬとの関係は次の（２
）式のように表わされる。すなわち Ｌ＝Ｌ、−ΔＬ ・・・・・・・・・・・・・・・（２
）ここでΔＬＦｉＬ、のオフセット分で、およそ次のよ
うに表わされる。
したトランジスタと電気的に分配する基板４と同導電型
の不純物濃度の高いチャネルストッパー８とフィールド
酸化膜５が形成され、基板４と逆導電型のソース１、ド
レイン２を形成する。ソース１とドレイン２の端部間距
離がおよそ実効チャネル長りとなる。まだソース１とド
レイン２は多結晶Ｓｉで代表されるゲート３と自己整合
で形成されるためゲート長Ｌ１とＬとの関係は次の（２
）式のように表わされる。すなわち Ｌ＝Ｌ、−ΔＬ ・・・・・・・・・・・・・・・（２
）ここでΔＬＦｉＬ、のオフセット分で、およそ次のよ
うに表わされる。
ΔＬ勺２Ｘ、 ・・・・・・・・・・・・・・・（３）
ここでＸ、はソース１とドレイン２の接合深さである。
ここでＸ、はソース１とドレイン２の接合深さである。
また第３図に示すようにチャネル幅方向では、通常ＬＯ
ＣＯ８法によるフィールド酸化膜５がチャネル領域６に
侵入し、実効チャネル幅Ｗは次のように表わされる。
ＣＯ８法によるフィールド酸化膜５がチャネル領域６に
侵入し、実効チャネル幅Ｗは次のように表わされる。
Ｗ＝Ｗ、−ΔＷ ・・・・・・・・・・・・（４）ここ
でΔＷはＷｌのオフセット分で、通常はＬＯＧＯＳフィ
ールド酸化膜５の侵入分と、高濃度のチャネルストッパ
ー８の侵入分の加わったものである。
でΔＷはＷｌのオフセット分で、通常はＬＯＧＯＳフィ
ールド酸化膜５の侵入分と、高濃度のチャネルストッパ
ー８の侵入分の加わったものである。
以上の式より、トランジスタのｇ、、、はおよそ次のよ
うに表わされる。
うに表わされる。
すなわちトランジスタのｇゆけゲート幅Ｗ、とゲート長
Ｌ１によって大きく変化する。Ｗ、ｌＬｌは、通常リソ
グラフィとエツチングの精度によって変化するので、ト
ランジスタのｇｍもまたリソグラフィとエツチングの精
度によって変化し、所望のｇｍを高精度に実現するのは
極めて困難といえる。
Ｌ１によって大きく変化する。Ｗ、ｌＬｌは、通常リソ
グラフィとエツチングの精度によって変化するので、ト
ランジスタのｇｍもまたリソグラフィとエツチングの精
度によって変化し、所望のｇｍを高精度に実現するのは
極めて困難といえる。
また第４図に示すようにＬｌが小さくなると、ＭＯＳ）
ランジスタのしきい電圧ＶＴが低下する短チヤネル効果
が現われる。さらに′Ｗ、が小さくなるとＶＴが急激に
上昇する狭チャネル効果が発生する。これは第３図に示
したチャネルストッパーの高不純物濃度領域８がＷ、が
小さくなるとチャネル全体を覆うようになるからである
。
ランジスタのしきい電圧ＶＴが低下する短チヤネル効果
が現われる。さらに′Ｗ、が小さくなるとＶＴが急激に
上昇する狭チャネル効果が発生する。これは第３図に示
したチャネルストッパーの高不純物濃度領域８がＷ、が
小さくなるとチャネル全体を覆うようになるからである
。
また、本来第（１）式に示したように１ ／ ｇ 、、
はＬ５−ΔＬ（〜２Ｘｊ）Ｋ比例するはずであるが実際
には第５図に示すようにＬｇの小さい部分で短チヤネル
効果のため比例しなくなる。
はＬ５−ΔＬ（〜２Ｘｊ）Ｋ比例するはずであるが実際
には第５図に示すようにＬｇの小さい部分で短チヤネル
効果のため比例しなくなる。
従って以上述べてきた従来のＭＯＳ）ランジスタの性能
を高精度に形成するのは困静である。特に互いのｇ、を
ｍ倍に形成することを目的とし、一方のトランジスタの
Ｌヨを１７ｍ倍、あるいは一方のトランジスタのＷ、を
ｍ倍にしても、それぞれオフセット分ΔＬ、ΔＷのため
ｍ倍とならない。すなわち である。
を高精度に形成するのは困静である。特に互いのｇ、を
ｍ倍に形成することを目的とし、一方のトランジスタの
Ｌヨを１７ｍ倍、あるいは一方のトランジスタのＷ、を
ｍ倍にしても、それぞれオフセット分ΔＬ、ΔＷのため
ｍ倍とならない。すなわち である。
本発明の目的はこのような従来トランジスタの欠点を除
去し、極めて冒精度のＭＯＳトランジスタを形成する技
術を提供することにある。
去し、極めて冒精度のＭＯＳトランジスタを形成する技
術を提供することにある。
本発明は、チャネル端部の影響を除去することによって
目的を達成するものであり、具体的にはチャネル長方向
Ｋｎ本のマイクロチャネルを形成することによって１本
のマイクロチャネルで規定されるトランジスタのｇｍの
ｎ倍のｇ、、を得る。
目的を達成するものであり、具体的にはチャネル長方向
Ｋｎ本のマイクロチャネルを形成することによって１本
のマイクロチャネルで規定されるトランジスタのｇｍの
ｎ倍のｇ、、を得る。
特に、２つのトランジスタのｇｌＩｌ比をｍとするには
、 とし、マイクロチャネルの数の比で規定しりるようにす
る。
、 とし、マイクロチャネルの数の比で規定しりるようにす
る。
第６図に平面図を示すようにｐ型３ｉ基板上にｎ＋層の
ソース１とドレイン２を形成し、これらの間のチャネル
領域６は、５ Ｘ １０１７ｃｍ−３のＢ濃度とする。
ソース１とドレイン２を形成し、これらの間のチャネル
領域６は、５ Ｘ １０１７ｃｍ−３のＢ濃度とする。
これによって５００人ゲート酸化膜７のトランジスタの
ＶＴは約６ｖとなる。この後、０、１ μｍφ、５ｆ）
Ａ、２００ＫｅＶのＡｊ（７）？イタロイオンビーム９
をソーストドレイン２にまたがるようにｎ本走査すると
３ Ｘ １０”７ケ／ｃｒｒｔ−ｓｅｃのイオンによっ
てマイクロチャネル１０がｎ本形成しうる。このときマ
イクロチャネル内のＡｓの濃度が４．９ Ｘ １０”ｃ
ｍ−３と々るように走査するとすでに存在していたＢと
補償し合って結果的には不純物濃度がｌＸｌ０Ｉ’とな
り、Ｖｔは１，５Ｖに低下しうる。さらにＡＳｌａ度を
高めると、ゲート眠圧■、＝０でもソース・ドレイン間
に電流が流れるいわゆるｄｅｐｌｅｔｉｏｎ 型トラン
ジスタとなる。
ＶＴは約６ｖとなる。この後、０、１ μｍφ、５ｆ）
Ａ、２００ＫｅＶのＡｊ（７）？イタロイオンビーム９
をソーストドレイン２にまたがるようにｎ本走査すると
３ Ｘ １０”７ケ／ｃｒｒｔ−ｓｅｃのイオンによっ
てマイクロチャネル１０がｎ本形成しうる。このときマ
イクロチャネル内のＡｓの濃度が４．９ Ｘ １０”ｃ
ｍ−３と々るように走査するとすでに存在していたＢと
補償し合って結果的には不純物濃度がｌＸｌ０Ｉ’とな
り、Ｖｔは１，５Ｖに低下しうる。さらにＡＳｌａ度を
高めると、ゲート眠圧■、＝０でもソース・ドレイン間
に電流が流れるいわゆるｄｅｐｌｅｔｉｏｎ 型トラン
ジスタとなる。
どちらを選択するかは用途によって定めればよい。
また本トランジスタのチャネル幅方向の断面ＢＢを第７
図に示す。マイクロチャネル１０１〜１０ｎは互いにそ
の不純物が重なり合わない方が、一本一本の独立性が保
たれて高精度化には都合がよいが、第８図に示すように
互いに重なシ合っても目的は達成しうる。その理由はト
ランジスタの性能はチャネル領域に添加した不純物総量
に依存する度合が大きいためである。
図に示す。マイクロチャネル１０１〜１０ｎは互いにそ
の不純物が重なり合わない方が、一本一本の独立性が保
たれて高精度化には都合がよいが、第８図に示すように
互いに重なシ合っても目的は達成しうる。その理由はト
ランジスタの性能はチャネル領域に添加した不純物総量
に依存する度合が大きいためである。
本発明の他の実施例を第９図に示す。上記の実ｍ例では
マイクロイオンと一ム９によってマイクロチャネル１０
を形成したが、通常のホトレジスト１１を加工した後、
全体ＲＡ Ｓのイオン打込みを行っても同様にｉ０１〜
１０ｎのマイクロチャネルが形成しうる。ただし、レジ
スト加工は光を用いると０．５μｍ程度が限界の解像力
になるので、マイクロイオンドーピング程微細化は困難
だが、ウェハ全面に同時にイオン打込みができるので、
マイクロイオンドーピングよりスループットが高い。
マイクロイオンと一ム９によってマイクロチャネル１０
を形成したが、通常のホトレジスト１１を加工した後、
全体ＲＡ Ｓのイオン打込みを行っても同様にｉ０１〜
１０ｎのマイクロチャネルが形成しうる。ただし、レジ
スト加工は光を用いると０．５μｍ程度が限界の解像力
になるので、マイクロイオンドーピング程微細化は困難
だが、ウェハ全面に同時にイオン打込みができるので、
マイクロイオンドーピングよりスループットが高い。
以上本発明の説明にはいわゆるｎチャネル型トランジス
タを用いたが、これをｐチャネル型にするにはすべての
不純物の導醒型を逆にすればよく、寸だ、ＭＯＳのよう
な絶縁ゲート型だけでなく、接合型のような電界効果ト
ランジスタも同様に本発明を適用できる。
タを用いたが、これをｐチャネル型にするにはすべての
不純物の導醒型を逆にすればよく、寸だ、ＭＯＳのよう
な絶縁ゲート型だけでなく、接合型のような電界効果ト
ランジスタも同様に本発明を適用できる。
壕だ、基板もバルクＳｉに限ることなく、絶縁膜上のＳ
ｉ結晶いわゆるＳ ０ ■（Ｓｉ Ｑｎ Ｉｎ５ｕｌａ
ｔｏｒ ）にも適用しうる。
ｉ結晶いわゆるＳ ０ ■（Ｓｉ Ｑｎ Ｉｎ５ｕｌａ
ｔｏｒ ）にも適用しうる。
また基板もＳｉに限ることなく、ＧａＡｓやＱｅ等その
材料を選ばない。
材料を選ばない。
以上述べたように本発明によれば、一本分のマイクロチ
ャネルのｇｏをΔｇ□とすればｎ本のマイクロチャネル
によって１３ｇｍのトランジスタを得ることができる。
ャネルのｇｏをΔｇ□とすればｎ本のマイクロチャネル
によって１３ｇｍのトランジスタを得ることができる。
すなわち、ｇ＋＋比のｍの２つのトランジスタをうるに
は、一方のトランジスタ、Ｖｃｎ１本、他方にｎ２本の
マイクロチャネルを形成し １ となるように％ ”１１ ”２を選べばよい。従って、
リングラフィやドライエツチングなどの加工精度、ＬＯ
ＣＯ８法等によるフィールド酸化膜の侵入およびチャネ
ルストッパーの侵入等の影響をほとんど受けない極めて
高精度のトランジスタを得ることができる。さらに互い
のｇ７比を高精度に形成するに特に効果がある。
は、一方のトランジスタ、Ｖｃｎ１本、他方にｎ２本の
マイクロチャネルを形成し １ となるように％ ”１１ ”２を選べばよい。従って、
リングラフィやドライエツチングなどの加工精度、ＬＯ
ＣＯ８法等によるフィールド酸化膜の侵入およびチャネ
ルストッパーの侵入等の影響をほとんど受けない極めて
高精度のトランジスタを得ることができる。さらに互い
のｇ７比を高精度に形成するに特に効果がある。
第１図は従来のトランジスタの平面図、第２図と第３図
は第１図のそれぞれＡＡ部断面図とＢＢ部断面図、第４
図、第５図はトランジスタの特性を示す図、第６図は本
発明の実施例の平面図、第７図〜第９図は第６図のＢＢ
部断面図で、夫々異なる実施例を示す。 １・・・ソース、２・・・ドレイン、３・・・ゲート、
４・・・基板、５・・・フィールド酸化膜、６・・・チ
ャネル、７・・・ケート絶縁膜、８・・・チャネルスト
ッパー、９・・・マイクロイオンビーム、１０，１０１
，１０２゜１Ｏｎ・・・マイクロチャネル、１１・・・
ホトレジスト。 第１図 第３図 第４図 Ｌｇ 、 Ｗｙ （Ｐ−寡少
は第１図のそれぞれＡＡ部断面図とＢＢ部断面図、第４
図、第５図はトランジスタの特性を示す図、第６図は本
発明の実施例の平面図、第７図〜第９図は第６図のＢＢ
部断面図で、夫々異なる実施例を示す。 １・・・ソース、２・・・ドレイン、３・・・ゲート、
４・・・基板、５・・・フィールド酸化膜、６・・・チ
ャネル、７・・・ケート絶縁膜、８・・・チャネルスト
ッパー、９・・・マイクロイオンビーム、１０，１０１
，１０２゜１Ｏｎ・・・マイクロチャネル、１１・・・
ホトレジスト。 第１図 第３図 第４図 Ｌｇ 、 Ｗｙ （Ｐ−寡少
Claims (1)
- 電界効果トランジスタのチャネルの基板表面領域にソー
スとドレインにまたがるように少なくとも１本のマイク
ロチャネルを形成した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242022A JPS60134468A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242022A JPS60134468A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134468A true JPS60134468A (ja) | 1985-07-17 |
Family
ID=17083100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242022A Pending JPS60134468A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134468A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0524886U (ja) * | 1991-07-23 | 1993-03-30 | 文化シヤツター株式会社 | パネルシヤツターの異常検出装置 |
| WO2001047027A1 (en) | 1999-12-20 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Semiconductor device |
| JP2007274005A (ja) * | 2007-06-05 | 2007-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7326604B2 (en) | 1997-07-14 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7851867B2 (en) | 2005-12-06 | 2010-12-14 | Panasonic Corporation | Integrated circuit and method of manufacturing the same |
-
1983
- 1983-12-23 JP JP58242022A patent/JPS60134468A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0524886U (ja) * | 1991-07-23 | 1993-03-30 | 文化シヤツター株式会社 | パネルシヤツターの異常検出装置 |
| US7326604B2 (en) | 1997-07-14 | 2008-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2001047027A1 (en) | 1999-12-20 | 2001-06-28 | Koninklijke Philips Electronics N.V. | Semiconductor device |
| US7851867B2 (en) | 2005-12-06 | 2010-12-14 | Panasonic Corporation | Integrated circuit and method of manufacturing the same |
| JP2007274005A (ja) * | 2007-06-05 | 2007-10-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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