JPS58148464A - Ｍｅｓ型電界効果トランジスタ - Google Patents
Ｍｅｓ型電界効果トランジスタInfo
- Publication number
- JPS58148464A JPS58148464A JP57032003A JP3200382A JPS58148464A JP S58148464 A JPS58148464 A JP S58148464A JP 57032003 A JP57032003 A JP 57032003A JP 3200382 A JP3200382 A JP 3200382A JP S58148464 A JPS58148464 A JP S58148464A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- field effect
- openings
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本開明はショットキバリア接合を用いた電界効果トラン
ジスタに関するものである。
ジスタに関するものである。
以下、砒化ガリウムＭＥａ型電界効果トランジスタ（以
下ＧａＡｓＦＥＴと略す）を例にと９説明する。
下ＧａＡｓＦＥＴと略す）を例にと９説明する。
Ｗ、 １ 図（ａｌ ｔｄ、 従来のＧＢｋｓＦＥＴの
［６［！置を示すパターン図でアルミニウム或いはチタ
ン−白金−金などのＱａＡｓに対してショットキバリア
［２合を形成する金属層よりなるゲート電極（１）を挟
んで。
［６［！置を示すパターン図でアルミニウム或いはチタ
ン−白金−金などのＱａＡｓに対してショットキバリア
［２合を形成する金属層よりなるゲート電極（１）を挟
んで。
その両側に金−ゲルマニウムーニツケルー金などのＱａ
Ａｓに対してオーミック性接触を形成するノースＩＥ極
（２）及びドレイン電極（３）を配置している。
Ａｓに対してオーミック性接触を形成するノースＩＥ極
（２）及びドレイン電極（３）を配置している。
破線で囲まれた領域（４）を動作層とし％該領域以外の
領域（５）にイオン注入或いはメサエッチングを施すこ
とにより素子間の分離を行っている。又（６）はゲート
電極パッドを示す。
領域（５）にイオン注入或いはメサエッチングを施すこ
とにより素子間の分離を行っている。又（６）はゲート
電極パッドを示す。
第１図（ｂｌは第１図（ａ）に於けるＡ−Ａ で切断し
た場合の従来のＧａＡｓＦＥＴ０Ｍ面図を示すもので、
この場合イオン注入により形成した高抵抗層（５）に囲
まれ半絶縁性基板（７）上に形成した不純物濃度ＮＤが
１０１′〜１０”／−の動作層（４）の表面に直接或い
はＧａＡｓ を所定動作ノー厚まで堀込み、いわゆるリ
セス構造とした後、ゲート電極（１）を金属蒸着法など
により被着した構造となって−る。
た場合の従来のＧａＡｓＦＥＴ０Ｍ面図を示すもので、
この場合イオン注入により形成した高抵抗層（５）に囲
まれ半絶縁性基板（７）上に形成した不純物濃度ＮＤが
１０１′〜１０”／−の動作層（４）の表面に直接或い
はＧａＡｓ を所定動作ノー厚まで堀込み、いわゆるリ
セス構造とした後、ゲート電極（１）を金属蒸着法など
により被着した構造となって−る。
次に従来構造の動作について説明する。周知の様にこの
様な構造の電界効果トランジスタは、上記ゲートパッド
（６）に印加される歓小入力信号の大きさに応じて、上
記ゲート電極（１）下に広がる空乏ｔｍの形状を変化さ
せ、上記ゲー）［極（１）と半絶縁性基板（７）の間に
形成されるチャネル層を流れるドレイン電流の大きさを
変調させる事によって増幅動作を行なう他、ゲート電極
（１）に印加させる２値信号（１及びθレベル）によっ
て、空乏層が動作１１４ （４）に拡がらない状態（オ
ン状態）と動作層（４）中をゲート′ＦＩｔ極（１）下
から半絶縁性基板に達するまで拡がった状態に切夛換る
所謂、スイッチング動作を行なう。一般に、この様な構
造のＧａＡｓＦＢＴにおいて、■ゲート電極部の抵抗ｒ
ｇ、■ゲートソース間の空乏層容量Ｃｇｓ 、■オン状
態におけるソースドレイン間抵抗ｒｏｎなどのデバイス
パラメータの低減が、増幅素子として用いる場合の性能
指数である最大発振周波数ｆｍａｘの増大、およびスイ
ッチング素子として用いる場合のスイッチング時間の短
縮の重要なポイントとなる＠ 従来のＧａＡｓＦＥＴは以上の様に構成されているので
ゲート容量Ｃｇｓを低減するために図１（ａ）に示した
ゲート長１ｇを短縮しても図１（ｂ）に示したゲート金
属厚゛Ｗｔ が同一であるならばゲート抵抗ｒ１１が増
大してしまうため、素子の高周波特性或いは高速化に対
する改善につながらない、又、ゲート抵抗ｒｇを低減す
るためゲート金属厚ｗｔを増大し九場合は、ゲート金属
を微細加工し、ゲート長７ｇを短縮する事が著しく困難
となるため、ゲート容量Ｃｇｓの低減を図る事がむづか
しくなるという欠点を有していた。又、ゲート電極下の
チャネル抵抗ｒｃｈは、ゲート幅ｗｇ 、ゲート長１ｇ
、ＦＥＴの閾値電圧ＶＴ及び動作ｊ−不純物濃度ＮＤな
どを４える事によシ理論的には一意的に決定される量で
あり。
様な構造の電界効果トランジスタは、上記ゲートパッド
（６）に印加される歓小入力信号の大きさに応じて、上
記ゲート電極（１）下に広がる空乏ｔｍの形状を変化さ
せ、上記ゲー）［極（１）と半絶縁性基板（７）の間に
形成されるチャネル層を流れるドレイン電流の大きさを
変調させる事によって増幅動作を行なう他、ゲート電極
（１）に印加させる２値信号（１及びθレベル）によっ
て、空乏層が動作１１４ （４）に拡がらない状態（オ
ン状態）と動作層（４）中をゲート′ＦＩｔ極（１）下
から半絶縁性基板に達するまで拡がった状態に切夛換る
所謂、スイッチング動作を行なう。一般に、この様な構
造のＧａＡｓＦＢＴにおいて、■ゲート電極部の抵抗ｒ
ｇ、■ゲートソース間の空乏層容量Ｃｇｓ 、■オン状
態におけるソースドレイン間抵抗ｒｏｎなどのデバイス
パラメータの低減が、増幅素子として用いる場合の性能
指数である最大発振周波数ｆｍａｘの増大、およびスイ
ッチング素子として用いる場合のスイッチング時間の短
縮の重要なポイントとなる＠ 従来のＧａＡｓＦＥＴは以上の様に構成されているので
ゲート容量Ｃｇｓを低減するために図１（ａ）に示した
ゲート長１ｇを短縮しても図１（ｂ）に示したゲート金
属厚゛Ｗｔ が同一であるならばゲート抵抗ｒ１１が増
大してしまうため、素子の高周波特性或いは高速化に対
する改善につながらない、又、ゲート抵抗ｒｇを低減す
るためゲート金属厚ｗｔを増大し九場合は、ゲート金属
を微細加工し、ゲート長７ｇを短縮する事が著しく困難
となるため、ゲート容量Ｃｇｓの低減を図る事がむづか
しくなるという欠点を有していた。又、ゲート電極下の
チャネル抵抗ｒｃｈは、ゲート幅ｗｇ 、ゲート長１ｇ
、ＦＥＴの閾値電圧ＶＴ及び動作ｊ−不純物濃度ＮＤな
どを４える事によシ理論的には一意的に決定される量で
あり。
その結果、オン抵抗ｒｏｎのうちチャネル抵抗ｒｃｈ分
を低減する事は困難であった。
を低減する事は困難であった。
この発明は上記の様な従来のものの欠点を除去するため
になされたもので、高速、高周波で動作する電界効果ト
ランジスタを提供することを目的としている。
になされたもので、高速、高周波で動作する電界効果ト
ランジスタを提供することを目的としている。
以下、この発明の一実施例について説明する。
第２図（ａ）において（８）はＧａＡｓ の−主面上に
被着形成したシリコン酸化膜又はシリコン窒化膜などよ
りなる絶縁膜（９）のソース電極（２］とドレイン電極
（３）の間の領域に形成した１ケ又は複数個よシなる円
形の開孔、αＱは上記絶縁膜（９）上に蒸着などにょシ
被着した電極金属で、窓（８）を通して、 ＧａＡｓ表
面と接触し１円筒形のショットキバリア接合（ロ）を形
成している。第２図（ｂ）は第２図（ａ）のＢ −Ｂ’
における断面図を示す。＠および（至）は開孔（８〕を
マスクとしてＱａＡｓの動作層を化学エツチング法又は
、ドライエツチング法によ多穿孔することにより形成し
たリセス領域及び、該リセス領域（２）の間に狭まれた
ＧａＡｓの動作領域を示す。この場合、ショットキバリ
ア接合（ロ）は円筒形をしているために、動作層の不純
物濃度ＮＤの他１図２（ｂ）に示す様に、動作ノー厚Ａ
１開孔（８〕の径り、隣接する開孔（８）の間隔り及び
リセス深さＲを所定の値に決定することにより、上記ド
レイン電極（３）から上記ソース電極（２）に流れるド
レイン電流をゲートパッド（６）に印加される入力信号
に応じた縦方向へと同時に横方向への空乏層の伸縮を利
用して変調しうると共に、値電圧ｖτ以下の入力信号が
印加された場合、例えば、図２（ｂ）中破線で示すショ
ットキバリア接合（１１１）による空乏層領域の端面−
が隣夛合ったショットキバリア接合による空乏層領域と
重な）合う結果、上記ドレイン電流をシャ断する事が出
来る構造となっている。
被着形成したシリコン酸化膜又はシリコン窒化膜などよ
りなる絶縁膜（９）のソース電極（２］とドレイン電極
（３）の間の領域に形成した１ケ又は複数個よシなる円
形の開孔、αＱは上記絶縁膜（９）上に蒸着などにょシ
被着した電極金属で、窓（８）を通して、 ＧａＡｓ表
面と接触し１円筒形のショットキバリア接合（ロ）を形
成している。第２図（ｂ）は第２図（ａ）のＢ −Ｂ’
における断面図を示す。＠および（至）は開孔（８〕を
マスクとしてＱａＡｓの動作層を化学エツチング法又は
、ドライエツチング法によ多穿孔することにより形成し
たリセス領域及び、該リセス領域（２）の間に狭まれた
ＧａＡｓの動作領域を示す。この場合、ショットキバリ
ア接合（ロ）は円筒形をしているために、動作層の不純
物濃度ＮＤの他１図２（ｂ）に示す様に、動作ノー厚Ａ
１開孔（８〕の径り、隣接する開孔（８）の間隔り及び
リセス深さＲを所定の値に決定することにより、上記ド
レイン電極（３）から上記ソース電極（２）に流れるド
レイン電流をゲートパッド（６）に印加される入力信号
に応じた縦方向へと同時に横方向への空乏層の伸縮を利
用して変調しうると共に、値電圧ｖτ以下の入力信号が
印加された場合、例えば、図２（ｂ）中破線で示すショ
ットキバリア接合（１１１）による空乏層領域の端面−
が隣夛合ったショットキバリア接合による空乏層領域と
重な）合う結果、上記ドレイン電流をシャ断する事が出
来る構造となっている。
この様な構造のＧａＡｓＦＥＴでは、実効的ゲート寸法
が円形の開孔（８）の寸法によシ決定されるため。
が円形の開孔（８）の寸法によシ決定されるため。
開孔（８）の直径り及び間隔りを微細化し、ゲートーソ
ース間空乏層容量の低減を図っても、第２図（ａ）に示
すゲート金属長１ｇはゲート寸法に無関係に。
ース間空乏層容量の低減を図っても、第２図（ａ）に示
すゲート金属長１ｇはゲート寸法に無関係に。
十分長くかつ、厚くしておく事が出来るため、従来構造
と比較して、ゲート抵抗ｒｇを著しく低い値に維持する
ことが可能となる。例えば、イオンビームリソグラフィ
技術などを用いて絶縁１１（９）を十分慎重に加工する
ことによシ開孔（８）の直径りおよび間隔りを０．１μ
ｍ−ｊ：０．Ｏ１μｍＳ度の極めて微細な値に設定する
ことも可能であるため、素子の高周波、高速特性を飛躍
的に改善することが出来る。
と比較して、ゲート抵抗ｒｇを著しく低い値に維持する
ことが可能となる。例えば、イオンビームリソグラフィ
技術などを用いて絶縁１１（９）を十分慎重に加工する
ことによシ開孔（８）の直径りおよび間隔りを０．１μ
ｍ−ｊ：０．Ｏ１μｍＳ度の極めて微細な値に設定する
ことも可能であるため、素子の高周波、高速特性を飛躍
的に改善することが出来る。
同時に、ゲート金属下の動作層（４）の断面積が従来構
造と比較して領域（至）の面積分だけ増大させているた
め、動作層厚Ａ、ゲート幅ｗｇ及び動作Ｊ−の不純物濃
度Ｎｄなどのデバイスパラメータを一定とした場合には
１チヤネル抵抗ｒｃｈは領域（至）によるを４分だけ低
減されることとなりその結果オン抵抗ｒｏｎが低減され
るという長所をも有している。
造と比較して領域（至）の面積分だけ増大させているた
め、動作層厚Ａ、ゲート幅ｗｇ及び動作Ｊ−の不純物濃
度Ｎｄなどのデバイスパラメータを一定とした場合には
１チヤネル抵抗ｒｃｈは領域（至）によるを４分だけ低
減されることとなりその結果オン抵抗ｒｏｎが低減され
るという長所をも有している。
なお、上記実施例では、開孔（８）の形状が円形の一合
について述べたが、長方形成いは正方形にした一合でも
、適当な寸法、配置を与えることにより同様の効果を擬
する。又、上記実施例では半導体材料としてＧａＡｓを
用いた場合について説明したが、シリコン、或いは他の
鳳−マ族化合物半導体１例えばＩｎＰ、などを用いた電
界効果トランジスタにも適用出来るものである。
について述べたが、長方形成いは正方形にした一合でも
、適当な寸法、配置を与えることにより同様の効果を擬
する。又、上記実施例では半導体材料としてＧａＡｓを
用いた場合について説明したが、シリコン、或いは他の
鳳−マ族化合物半導体１例えばＩｎＰ、などを用いた電
界効果トランジスタにも適用出来るものである。
以上の様に、この発明によれば半導体弐面上に形成した
絶縁膜のソース電極とドレイン電極にはさまれた領域に
ゲートを極配股方向に所定間隔および形状の一ヶ以上の
開孔を形成してあり、上記開孔の部分でショットキバリ
ア接合を形成しであるのでゲート寸法の微細化とゲート
抵抗の低減を両立して行なうことが出来ると共に、素子
のオン抵抗を低減する効果がある。
絶縁膜のソース電極とドレイン電極にはさまれた領域に
ゲートを極配股方向に所定間隔および形状の一ヶ以上の
開孔を形成してあり、上記開孔の部分でショットキバリ
ア接合を形成しであるのでゲート寸法の微細化とゲート
抵抗の低減を両立して行なうことが出来ると共に、素子
のオン抵抗を低減する効果がある。
第１図（ａ）は従来のＧａＡｓＦＥＴの電極配置を示す
パター７図、第１図（ｂ）は第１図（ａ）のＡ−４’に
゛おける断面図、第２図（ａ）は本発明の一実施例にょ
るＧａＡｓＦｈＴのパターン図、第２図ｆｂ）はｊｇ２
図（ａ） ０Ｂ−Ｂにおける断面図である。 （１）・・・ゲート電極、（２）・・・ソース電極、（
３）・・・ドレイン電極、（４）・・・動作領域、（８
）・・・開孔、（９）・・・絶縁膜、ＱＯｏ・・ゲート
電極金Ｍ％（ロ）・・・ショットキバリア接合。 代理人 弁理士 ′Ｓ 野 信 − 第１図 （ａ） （４） ｆ “−ｒ−−−−−−“ 第２図 （ｂ） 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５７−８２００８号３、
補正をする者 ６、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。
パター７図、第１図（ｂ）は第１図（ａ）のＡ−４’に
゛おける断面図、第２図（ａ）は本発明の一実施例にょ
るＧａＡｓＦｈＴのパターン図、第２図ｆｂ）はｊｇ２
図（ａ） ０Ｂ−Ｂにおける断面図である。 （１）・・・ゲート電極、（２）・・・ソース電極、（
３）・・・ドレイン電極、（４）・・・動作領域、（８
）・・・開孔、（９）・・・絶縁膜、ＱＯｏ・・ゲート
電極金Ｍ％（ロ）・・・ショットキバリア接合。 代理人 弁理士 ′Ｓ 野 信 − 第１図 （ａ） （４） ｆ “−ｒ−−−−−−“ 第２図 （ｂ） 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭５７−８２００８号３、
補正をする者 ６、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。
Claims (1)
- 半導体の一生面上に、上記半導体とオーミック性接触を
形成する第一、第二の電極および絶縁膜が被着してろｐ
、かつ、上記絶縁膜の上記第一および第二のオーミック
電極に狭まれた領域に、−個又は複数個の開孔を所定の
間隔、寸法で設け、上記開孔の部分で、上記半導体とシ
ョットキノ（リア接合を形成する第３の電極を備えであ
る事を特似とするＭｇＳ型電界効果トラ／ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032003A JPS58148464A (ja) | 1982-02-26 | 1982-02-26 | Ｍｅｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032003A JPS58148464A (ja) | 1982-02-26 | 1982-02-26 | Ｍｅｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58148464A true JPS58148464A (ja) | 1983-09-03 |
Family
ID=12346715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032003A Pending JPS58148464A (ja) | 1982-02-26 | 1982-02-26 | Ｍｅｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148464A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257577A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | 接合型電界効果トランジスタ |
| JPS622666A (ja) * | 1985-06-28 | 1987-01-08 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS62285474A (ja) * | 1986-06-02 | 1987-12-11 | Sharp Corp | 半導体装置 |
| JP2010114219A (ja) * | 2008-11-05 | 2010-05-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN111448667A (zh) * | 2017-11-06 | 2020-07-24 | 斯图加特微电子研究所 | 具有增强型晶体管结构的半导体元件 |
-
1982
- 1982-02-26 JP JP57032003A patent/JPS58148464A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257577A (ja) * | 1984-06-04 | 1985-12-19 | Mitsubishi Electric Corp | 接合型電界効果トランジスタ |
| JPS622666A (ja) * | 1985-06-28 | 1987-01-08 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS62285474A (ja) * | 1986-06-02 | 1987-12-11 | Sharp Corp | 半導体装置 |
| JP2010114219A (ja) * | 2008-11-05 | 2010-05-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN111448667A (zh) * | 2017-11-06 | 2020-07-24 | 斯图加特微电子研究所 | 具有增强型晶体管结构的半导体元件 |
| CN111448667B (zh) * | 2017-11-06 | 2024-03-08 | 斯图加特微电子研究所 | 具有增强型晶体管结构的半导体元件 |
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