JPS60136100A - Ｐｒｏｍ用短絡検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はプログラム可能読取専用メモリ（以下Ｆ　ＲＯ
Ｍという。）における短絡または漏洩接触を検出する回
路に関するものである。

プログラム可能読取専用メモリ（ＦＲＯＭ　）はプログ
ラミングプロセスによりメモリの各メモリセル内に情報
を永久に記憶させるようにしたメモリである。この場合
、プログラミングプロセスは、ＲＯＭ　（読取専用メモ
リ）のプログラミングが製造工程中にメーカーによりな
されるのに対し、製造完了後ユーザーによりなされる。

したがって、ＰＲＯＭ内の短絡または漏洩接触は、現在
の設計によっては、製造者が出荷前に検出することはで
きない。このような短絡または漏洩接触がある場合は、
ユーザーがＦＲＯＭをプログラミングしようとしたとき
、１つまたはそれ以上のメモリセルがプログラミングさ
れないいわゆるアンダープログラミングが起ったり、ま
た選択したメモリセルにプログラミング電流を供給した
際、１つまたはそれ以上の異なるセルが慧図的でなしに
・プログラミングされるいわゆるオーバープログラミン
グが起る可能性がある。このようなＦＲＯＭのプログラ
ミングは通常、エンドユーザーにより行われるので、製
造者゛は、ユーザーがＰＲＯＫを排棄したときだけしか
不良製品であることが分らないという欠点があった。

第１図は標準的な従来技術によるＦＲＯＭを示すもので
、メモリはＮＰＮ形トランジスタの方形状アレイＸ・・
およびワード線Ｗｊとピント線Ｂ　ｉｒｌ、Ｉｌ　Ｇこ
Ｊ 接続した関連のヒユーズｆｊｊを含む。ただし、ｉ−１
＋　−−−ｒ　Ｎ　ｓ　ｊ＝　１、−−−−Ｍとする。

プログラミングを行う前は、トランジスタＸ　、Ｊおよ
びそれに関連するヒユーズｆｉｊを含む各メモリセルは
論理値″０″を記憶している。換ゴすれば、ヒユーズｆ
ｉｊは開路（オーブン・・・断線）状態にない。

かくして、ＮＰＮ形トランジスタのベース・エミッタ接
合に漏洩電流があったり、ビット線とワード線間に短絡
があった場合には、プログラミング電流をヒユーズに供
給しようとしても、ヒユーズがオーブン状態にならない
可能性がある。多くの・ＦＲＯＭで使用されている標準
的なチタニウム・タングステン（Ｔｉｅ）ヒユーズの場
合は、ヒユーズをオーブン状態にするのに必要な約５　
ｏ　ｍｌの電流を生じさせるには、ヒユーズの両端に約
８ｖの電圧を必要とする。ところが、ＦＲＯＭの通常作
動（読出し作動）中における最大電源電圧（ｖｏｏ）は
約５．５ｖであり、したがって、ヒユーズの両端には、
ヒユーズを開路状態とするのに必要な５０ｍＡの電流を
生じさせるに充分な電圧は存在しなしゝＯ したがって、プログラミング手順の１つのステップとし
て、電源電圧■。０を、ＰＲＯＭから読出している間に
使用するレベルより充分高い約１２ｉＶに上昇させる必
要がある。アレイトランジスタＸ土ｊを含むプログラミ
ングしようとするメモリセルはワード線Ｗｊおよびビッ
ト線Ｂｉを選定することにより選択される。この場合、
選定されたワード線、したがって、選定されたトランジ
スタＸｉｊのベースは、内部クランピング回路（図示を
省略）により決められる約８ｖの電圧レベルとなり、残
、りの選択されないワード線は約１Ｖの’４ｕ・レベル
１にある。選定されたアレイトランジスタＸ１ｊのベー
ス・エミッタ電圧ｖＢＥは５　（ｌ　ｍＡのベースエミ
ッタ電流の場合、約１．５■である。したがって、関連
のヒユーズｆｉ３の一端に接続したアレイトランジスタ
Ｘｉｊのエミッタは約８　Ｖ　−１，５Ｖ−約６．５ｖ
の電圧にある。プログラミング回路（図示を省略）は、
ヒユーズをオーブン状態にして論理値″′１”を記憶さ
せる場合、ヒユーズｆｌｊの他端の選定されたビット線
Ｂ土の電圧を約１．５　Ｖに保・持する。したがって、
ヒユーズｆエコの両端のｍｌＥは、約６．５−１．５　
Ｖ　＝約５ｖとなり、ヒユーズをオーブン状態にし、５
０１ｎＡより大きい電流を生じさせ、かくして論理値″
１”を記１．はさせる。

これに対して、ヒユーズｆｉｊを開路状態とせず４メモ
リセルに論理値”　ｕ”を記憶させようとする場合は、
ビット線は約７ｖに保持され、したがって、ヒユーズｆ
ｌｊの両端の電圧降下はヒユーズをオーブンさせる電流
を生じさせるには不充分である。

アレイトランジスタＸｉｊは１．トランジスタＸｊ（″
ワードドライバ′″）を介してそれに供給されるベース
電流を増幅することにより、５０ｍＡのプログラミング
電流を関連のヒユーズｆｉｊ　に供給する。プログラミ
ングしようとするアレイトランジスタＸ１ｊのエミッタ
・ベース（Ｅ　’Ｂ　）接合が短絡しているか、充分大
きい漏れ電流を有している場合は、ワードドライバｘｊ
により供給される駆動電流はヒユーズをオープンさせる
のに充分な電流を与える程大きくはない。

他方において、アレイトランジスタのベースと関連のビ
ット線間の短絡は同じビット線上の他のセルを不所望に
プログラミングする危険性を有する。いま、例えば、ト
ランジスタＸ工Ｍ（第１図参照）のベースとピット線Ｂ
□間に短絡があるものとする。ここで、トランジスタＸ
ＮＬをプログラミングしようとして、ワード線Ｗ□を高
レベルにした場合は、次のような通路、すなわち、ワー
ド線Ｗ□からトランジスタＸ□、のベース・エミッタ接
合を通り、ヒユーズｆ□、を通ってビット線Ｂ□に、至
り、ビットＭＢ□からビット線Ｂ０とトランジスタＸ工
Ｍのベース間の短絡を経由してデコードダイオードＤＸ
に至り、さらに、Ｒｔｆ記ダイオードＤＭ＋からバッフ
ァトランジスタＦ０を介して大地電位に至る通路に沿っ
て流れる電流により、ヒユーズｆ１１は不本意に開路状
態となり、かくしてヒユーズｆ１１の不所望のプログラ
ミング（オープニング）が行われる。

従前技術によるＦＲＯＭは、このような短絡の存在を検
出する回路を有しておらず、したがって、ＦＲＯＭは標
準的にはユーザー〇こよりプログラミングされているた
め、プログラミングされていない不良品ユニットがユー
ザーに出荷される可能性がある。この問題は、’　ＲＯ
Ｍ　（読取専用メモリ）の場合には発生しない。すなわ
ち、ＲＯＭは製造工程の一部として、マスクパターンＯ
こより標準的にプログラミングされるので、出荷前に製
造者によってテストすることができることによる。

本発明はプログラム可能読取専用メモリＰＲＯＭ内に配
置した故障（または短絡）検出回路であつ・・て、プロ
グラミングを行う前に、各メモ１ノセルに所定の正電圧
を印加して、ビット線とワード線間の短絡ならびにメモ
リセル内の短絡またＧま漏洩電流を検出することを可能
にした短絡検出回路を提供することを目的とする。

本発明によるときは、ビット線に流入する電流を測定す
ることにより、プログラミングを行っていないデバイス
に関し、製造者が出荷前昏こ、メモリセル内の短絡また
は漏洩接触を検出すること力５できる。また、本発明に
よるときは、メモリの通常作動中（読取作動中）、故障
（短絡）検出回路をメモリから隔離させるようにしてお
り、力）〈シて、デバイスの作動に悪影響を及ぼざなし
Ａようにしている。

以下図面により本発明を説明する。

以下の記述は標準的実施例として、ＮＰＮ形トランジス
タおよび関連のアドレッシング回路を含むメモリアレイ
に関してのものであるが、これ以外に種々の他の実施Ｐ
ｌｊが可能であること明ら力）であるＯ ９　第２図はヒユーズｆｉｊを介してビット線Ｂ工に接
続したエミッタと、ワード線Ｗｊに接続したベースとを
含むＮＰＮ形トランジスタＸｉｊのメモリアレイを示す
。ただし、ｉ、＝ｉ　、　−−−Ｎ　；ｊ　＝１　、−
−−　Ｍとする。

メモリアレイ内で使用するヒユーズｆｉｊは任意の一般
の形式のものでよく、例えば、チタニウム・タングステ
ン、ニッケル・プログラム、ドーピングを行った多結晶
シリコン、金属合金多結晶シリコン、半導体接合ヒユー
ズ等が種々の実施例に使用されている。

各ビット線ＢｌはエミッタＥｊ−ｓコレクタＧｉおよび
ベースＢｉを有するダイオード接続トランジスタＤｉの
エミッタに接続し、前記トランジスタＤ１のコレクタＣ
・およびベースＢｉを試験電圧受信用共通端子Ｔに接続
し、前記トランジスタＤｉのエミッタＥｉをＹ−デコー
ドトランジスタＹｉのコレクタに接続する。ただし、こ
こで１＝１゜−ｍ−Ｎとする。

各ワード線Ｗｊは、エミッタＥＸｊ１　コレクタＯｘｊ
、およびベースＢＸｊを有するＸ−デコードトランジ。

スタＸｉのエミッタに接続するほか、デコードダイオー
ドＤｊのアノードにも接続し、前記デコードダイオード
のカソードを入力バッファの出力トランジスタＦ□のコ
レクタに接続し、前記出力トランジスタＦ０のエミッタ
を大地電位に接続するとともに、前記出力トランジスタ
のベースを入カバソファ回路の残部（図示を省略）に接
続する。

ここで、ｊ＝ｘ、−−−ｕとする。

また、各トランジスタＸｊ　（ｊ”　１　＊　−一−Ｍ
　）にベース駆動を与えるため、前記各トランジスタＸ
Ｊのコレクタ・ベース接続間には定電流源０Ｓｊ（ｊ　
＝　１　、−−−　Ｍ　）を接続する。

各ベースＢｘ・はダイオードＤ′１（ｊ＝１１−ｍ−Ｍ
）のアノードに接続し、前記ダイオードＤＩＪのカソー
ドをダイオードＤｊのカソードに接続する。

また、各クランプトランジスタＯ４のエミッタをビット
線Ｂ工に接続する。ここで、ｉ＝１．−−−Ｎとする。

本発明の一実施例においては、試験電圧受信用、端子Ｔ
とダイオードＰＤ、のアノード間にＩＯＫΩの抵抗Ｒを
接続し、前記ダイオードＰＤ、のカソードをダイオード
゛ＰＤ、のアノードに接続し、前記ダイオードＰＤ、の
カソードを大地電位に接続する。

抵抗Ｒの抵抗値はダイオードＰＤ、およびＰＤ、を通っ
て流れる電流を適当に制限するようこれを選定する。

本発明の他の実施例においては、ダイオードＰＤ２のカ
ソードを大地′電位以外の第２電圧を受信する手段Ｓに
接続するようにしている。

第２図示メモリアレイＡにおける短絡または―洩の試験
は次のようにして行う。

まず最初に、ＰＮＰ形トランジスタ０ｉ（土＝１、−〜
−Ｎ）のベース上の電圧を、トランジスタをターンオン
させるに必要な電圧以上に高めることＧこよりクランプ
トランジスタＣ□をターンオフさせる。

次に、ＮＰＮ形Ｙ−デコードトランジスタＹ工（ｉ＝１
．−−−Ｎ）のベース電圧を、トランジスタをターンオ
フさせるのに必要な電圧以下の値に・低下させることに
より、トランジスタＹｉをターンオフさせ、ビット線Ｂ
０ないしＢＮの任意のビット線が選択されないようにす
る。

ついで、すべてのワード線上の電圧をデコードダイオー
ドＤ・（コ−１’、　−−−Ｍ　）および入カッくソフ
ァ（図示を省略）の出力トランジスタＦ０を介して低下
させることＧこより、Ｘ−デコードを不能動化（ディス
エーブル）にする。

次に、端子Ｔに試験電圧を供給し、最後に、端子Ｔに流
入する電流を測定して、端子ＴからＦＲＯＭアレイを通
して流れる電流を計算する。

第２図に示す実施例に関し試験を行うため、端子Ｔには
正の８ｖを供給する。トランジスタＸｉｊの１つもしく
は１つのワード線と１つのビット線間に短絡が存在して
いるか否かは端子Ｔに流入する電流の量により決定され
る。

短絡または漏洩のない良品のメモリの場合は、電流は端
子からＩＯＫΩの抵抗Ｒを通り、ダイオードＰＤ　およ
びＰＤ２を通って大地電位に流れる。

順方向バイアスを与えたダイオードＰＤ、および、　Ｐ
Ｄ、の各々に０．８ｖの電圧降下があるものとすれば、
８■において測定した端子に流入する電流の値は、 となる。

第８図は短絡または漏洩のない場合の第２図示回路に対
するＩ−Ｖ特性曲線を示し、抵抗Ｒの値の逆数に等しい
勾配を有する。′電流は、端子Ｔに供給される電圧がダ
イオードＰＤ　およびＰＤ、をり一ンオンするに必要な
最小電圧である約１．６　Ｖになったとき端子Ｔに流入
し始める。

アレイ内の任意のトランジスタＸ１ｊにエミッタ・ベー
ス（ＥＢ）間に漏洩電流はあるが、アレイ内にＥＢ短絡
または金属短絡がない場合にも、電流は端子Ｔからダイ
オードＤ□、トランジスタＸ４ｊ内のＥＢ漏電、デコー
ドダイオードＤ３および入力バッファＦ０を通して大地
電位に流れる。この場合、端子Ｔに流入する漏洩電流の
大きさは、どれだけの数のアレイトランジスタが漏洩を
生じて・いるか、各アレイトランジスタの漏洩電流がど
の位かにより定まる。

第４図は、１つまたはそれ以上のアレイトランジスタｘ
ｉｊにＥＢ間漏洩があるが、アレイ内に肋間短絡または
金属短絡がない場合の第２図示回路の標準的Ｉ−Ｖ特性
曲線を示す。また、第４図は、端子Ｔ＆こ流入する電流
が良品メモリに対するものより大きいこと以外は第３図
と同様で、特性曲線のスロープはもはや抵抗Ｒの値の逆
数に等しくはなくなる。すなわち、この場合、勾配は（
１／：ａＬ十（１／′Ｒよ）に等しくなる。ここで、Ｒ
工は端子Ｔから１つまたはそれ以上の＠電を介してバッ
ファトランジスタＦ工から大地電位に至る並列電流通路
の実効抵抗である。この場合にも、端子Ｔに供給される
電圧が、ダイオードＤｉおよびデコードダイオードＤｊ
をターンオンさせ、トランジスタＦ□の飽和電圧を与え
るに必要な最小電圧、もしくは、ダイオードＰＤ、およ
びＰＤ２をターンオンさせるに必要な最小電圧である約
１．６ｖになったとき、電流が流れ始める。この柚の漏
洩はプログラム生産、性およびＴＡＡ　（アドレスアク
セスタイム）に影響を与える可能性がある。

第２図示アレイ内にＦＢ間短絡またはビット線か′らワ
ード線への短絡が起った場合には、端子Ｔからの電流は
、少なくとも１つの順方向バイアスダイオードＤｉを経
由し、１つまたは個数の短絡点を通り、少なくとも１つ
のデコードダイオード蒼 Ｄｊを介し、入力バッファトランジスタＦ□を通って大
地電位に流れる。

第５図はアレイトランジスタ内にＥＢ短絡がある場合、
もしくはワード線とビット線間に短絡がある場合におけ
る第２図示回路に対するＩ−Ｖ特性曲線を示す。ここで
、重要なことは、前の２つの場合のいずれよりも電流が
大きいことである。

これは、端子Ｔから１つまたは複数の短絡を経由し、つ
いで入力バッファトランジスタＦ□を通って大地電位に
至る低抵抗通路があることによる。

この場合も、曲線のスロープは１／Ｒ，十”／’Ｒ□に
より与えられる。ただし、Ｒ，は低抵抗通路の実効抵抗
である。

ＥＢｑｆｌ絡もしくはワード線とビットＭａの短絡を有
するデバイスは製造の試験工程中に廃棄される。

また、過度のＥＢ間漏洩を有するデバイスも排除される
。許容可能な漏洩電流の限度はデバイスの寸法により定
まる０ＰＲＯλｆアレイには常に公称漏・洩電流が存在
すること当然である。。許容可能な漏洩電流に対する究
極の試験は、デバイスがプログラム可能かどうかという
ことで、これは試験により確認することができる。ＮＰ
Ｎ形トランジスタのアレイを含む標準形ＰＲＯＫの場合
、実行可能な一次近似法は、公称漏洩電流の５倍の漏洩
電流を有する抜き型を廃棄することである。

以上述べてきた本発明試験回路は種々の変形が可能であ
ること勿論であり、特に、選択された複数のワード線ま
たはビット線上のメモリセルを試験し、もしくは選択さ
れたメモリセルを個々に試験しつるよう回路を変形する
ことも可能である。

【図面の簡単な説明】

第１図はＮＰＩＪ形トランジスタを使用した従来技術に
よるメモリアレイを示す図、 第２図はメモリアレイ内の本発明短絡検出回路の実施例
を示す図、 第８図は短絡または漏洩電流がない場合における第２図
示回路の電流・電圧（Ｉ−Ｖ）特性曲線を示す図、 第４＠は多量のエミッタ・ベース（Ｅ−Ｂ）漏洩電流が
ある場合における第２図示回路のＩ−Ｖ特性曲線を示す
図、 第５図はエミッタ・ベース短絡もしくはワード線および
ビット線間に短絡がある場合における第２図示回路のＩ
−Ｖ特性曲線を示す図である。 Ｘ、−ｊ　（ｉ＝１、−−−Ｎ、ｊ＝１、−一−Ｍ）・
・・ＮＰＮ形トランジスタｆｉｊ（ｉ＝１．−−−Ｎ、
ｊ＝１＊−一−Ｍ）・・・ヒユーズＢ土（土＝１　、−
−−Ｎ）　・・・ピッ　ト　線Ｗｊ（ｊ＝ｉ、−−−Ｍ
）・・・ワー　ド線Ｄｉ（ｉ＝１．−−−Ｎ　）・・・
ダイオード接続トランジスタＥｉ（土＝１．−−−Ｎン
＋ＥＸｊ（ｊ＝１ｔ″−−−Ｍン　・・・エ　ミ　ッ　
タ０４（１＝１ｔ−−−Ｎ）＊０ｘｊ（ｊ＝１＋−−−
Ｍ）　・：ｌ　レフｐＢｉ（ｉ＝１、−−−Ｎ）　、Ｂ
Ｘｊ（ｊ＝１．−−−Ｍ）−ヘー　スＴ・・・試験電圧
受信用共通端子 、　Ｙ４　（ｉ＝ｘ　、　−−−Ｎ　）・・・Ｙ−デコ
ードトランジスタ≠ Ｄｊ＜ｊ＝１．−−−Ｍ）・・・デコードダイオードＸ
ｊ（コ＝１、−−−Ｍ）・・・Ｘ−デコードトランジス
タ０８ｊ（ｊ＝１．−一−Ｍン・・・定電流源Ｆ工°°
°入カバツフアの／（−１カトランジスタＤＪｚ　（ｊ
＝１、−−−Ｍ）・・・ダイオード０土（ｉ＝１　、−
−−Ｎ　）・・・クランプトランジスタＲ・・・抵抗 ＰＤ、、　ＰＤ２・・・ダイオード Ｓ・・・基準電圧（第２電圧）受信手段Ａ・・・メモリ
アレイ。 特許出願人　モノリシック・メモリーズ・インコーホレ
ーテッド ＦＩＧ、　１ ＦＩＧ、　２ 第１頁の続き ＠発明者　トン・ゴダード　アメリ ノルマ ０発　明　者　ロパート・ジエイ・ボ　アメリスニャク
　ベアグ ＠発明者　シラス・ツユーイ　アメリ トルバ カ合衆国カリフォルニア州９５０１４　キュペルチオン
ディ　ウェイ７６６５ 力合衆国カリフォルニア州９５０３０　ロス　カトスリ
ーク　ロード２１８８２ 力合衆国カリフォルニア州９５１３２　サン　ノゼ　ミ
ロ−サークル２７５０

Claims (1)

1. 【特許請求の範囲】 １　少なくとも１つのメモリセルと少なくとも１つのビ
   ット線を含むメモリ内に配置した短絡または漏洩電流を
   検出する回路において、所定の試験電圧を受信する手段
   と、基準電圧を受信する手段と、該所定試験電圧受信手
   段と該各ピット線間に接続し、該各ビット線に該所定試
   験電圧の予め決められた部分を供給するための手段と、
   該各ビット線と該基準電圧受信手段間に接続し、該所定
   試験電圧が受信されていないとき該メモリを該基準電圧
   から隔離させるための手段とを具備したことを特徴とす
   るＰＲＯＭ用短絡検出回路。 λ　該所定試験電圧の予め決められた部分を供給する手
   段は、該メモリ内の各ビット線用のバイポーラトランジ
   スタを含み、該トランジスタの各々はエミッタ、コレク
   タおよびペース導線を有し、該ベース導線を該所定試験
   電圧受信手段および該コレクタに接続し、該エミッタを
   該ピット線に接続するようにしたことを特徴とする特許
   請求の範囲第１項記載の回路。 ＆　該隔離手段は該所定試験電圧受信手段と該基準電圧
   受信手段との間に接続した抵抗を含むことを特徴とする
   特許請求の範囲第１項記載の回路。 表　該隔離手段は該所定試験電圧の予め決められた部分
   を供給する手段と、２つの端部を有する抵抗と、複数の
   ダイオードＰＤ、、　ＰＤ２−−−ＰＤｋ（ｋは正の整
   数）とを含み、該抵抗の一方の端部を該所定試験電圧受
   信手段に接続し、該抵抗の他の端部をダイオードＰＤ、
   のアノードに接続しくすべでの１＝１．−−−　、　ｋ
   −１′に対してダイオードＰＤｉのカソードをＰＤ１＋
   、のアノードに接続し、ＰＤｋのカソードを該基準電圧
   受信手段に接続したことを特徴とする特許請求の範囲第
   １項記載の回路。 五　ｋ＝２としたことを特徴とする特許請求の範囲第４
   項記載の回路。 ＆　さらに、他の基準電圧源を具えたことを特徴とする
   特徴請求の範囲第１項記載の回路。 Ｉ　該基準電圧源を大地電位としたことを特徴とする特
   許請求の範囲第６項記載の回路。 ＆　さらに、他の所定試験電圧源を具えたことを特徴と
   する特許請求の範囲第６項記載の回路。 ９、　該所定試験電圧受信手段に流入する電流を測定す
   る手段を具えたことを特徴とする特許請求の範囲第８項
   記載の回路。 １０、少なくとも１つのビット線と、少なくとも１つの
   ワード線と、関連のアドレッシング回路とを含むメモリ
   内における短絡または漏洩電流を検出する方法において
   、メモリ内の各ビット線に該ビット線の関連するアドレ
   ッシング回路を不能動化するに充分な第１所定電圧を供
   給するステップと、メモリ内の各ワード線に該ワード線
   の関連するアドレッシング回路を不能動化するに充分な
   第２所定電圧を供給するステップと、該メモリ内の各ビ
   ット線に所定試験電圧の予め決められた部分を供給する
   ステップと、該ビット線に流入する全電流を測定するス
   テップとを含むことを特徴とするメモリ内の短絡または
   漏洩電流検出方法０ Ｌ　少なくとも１つのビット線と、少なくとも１つのワ
   ード線と、各ビット線用のデコードトランジスタと、各
   ワード線用のデコードトランジスタおよびデコーダダイ
   オードと、出力トランジスタを有する入力バッファとを
   含むメモリ内における短絡または漏洩電流を検出する方
   法において、各ビット［４のデコードトランジスタをタ
   ーンオフさせるステップと、入力バッファの出力トラン
   ジスタのエミッタを大地電位に接続することにより、各
   ワド線用のデコードダイオードを介して各ワード線の電
   位を低下させて各ワード線用のデコードトランジスタを
   ターンオフさせるステップと、該メモリ内の各ビット線
   に所定試験電圧の予め決められた部分を供給するステッ
   プと、該ビット線に流入する全電流を測定するステップ
   とを含むことを特徴とするメモリ内の短絡または漏れ電
   流検出方法Ｏ １λ　少なくとも１つのビット線と、少なくとも１つの
   ワード線と、各ビット線用のクランプトランジスタおよ
   びデコードトランジスタと、各ワード線用のデコードト
   ランジスタおよびデコードダイオードと、出力トランジ
   スタを有する人力バッファとを含むメモリ内における短
   絡または漏れ電流を検出する方法において、各ビット線
   用のクランプトランジスタをターンオフさせるステップ
   と、各ビット線用のデコードトランジスタをターンオフ
   させるステップと、入力バッファの出力トランジスタの
   エミッタを大地′電位に接続することにより、各ワード
   線用のデコードダイオードを介して各ワード線の電位を
   低下させて各ワード線用のデコードトランジスタをター
   ンオフさせるステップと、該メモリ内の各ビット線に所
   定試験電圧の予め決められた部分を供給するステップと
   、該ビット線に流入する全電流を測定するステップとを
   含むことを特徴とするメモリ内の短絡または漏れ電流検
   出方法。